멤리스터-CMOS 회로구조 기반의 프리미티브 IP 설계

한가람(Ca-Ram Han),이상진(Sang-Jin Lee),Kamran Eshraghian,조경록(Kyoungrok Cho) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.4

본 논문에서는 멤리스터 기반의 논리 게이트와 멤리스터-CMOS 기반의 프리미티브 IP 설계 방법을 제안하였다. 회로 설계를 위한 멤리스터 모델을 제시하고 멤리스터의 AND 및 OR 연결을 기본으로 멤리스터-CMOS 회로설계를 위한 프리미티브 IP설계방법을 제안하였고, 0.18 μm CMOS 공정과 멤리스터 SPICE 모델을 이용한 시뮬레이션을 통해 검증되었다. 회로는 멤리스터와 CMOS 결합을 하여 레이아웃 설계를 하고 네트리스트를 추출하였다. 디지털 프리미티브 IP들에 대해 기존의 CMOS와 면적비교를 수행하였으며, 멤리스터-CMOS 전가산기는 CMOS 전가산기에 비하여 47.6 %의 면적이 감소되었다. This paper presents design methodology for Memristor-CMOS circuits and its application to primitive IPs design. We proposed a Memristor model and designed basic elements, Memristor AND/OR gates. The primitive IPs based on a Memristor-CMOS technology is proposed for a Memristive system design. The netlists of IPs are extracted from the layouts of Memristor-CMOS and is verified with SPICE-like Memristor model under 0.18 μm CMOS technology. As a result, an example design Memristor-CMOS full adder has only 47.6 % of silicon area compare to the CMOS full-adder.

전류모드 CMOS에 의한 3치 가산기 및 승산기의 구현

장성원(Sung-Won Jang),최용석(Yong-Seok Choi),박상주(Sang-Joo Park),성현경(Hyeon-Kyeong Seong) 한국정보기술학회 2010 Proceedings of KIIT Conference Vol.2010 No.-

본 논문에서 3치가산기와 승산기(multiplier)는 전류모드 CMOS에 의해서 구현된다. 첫째, 3치 T-gate를 집적회로 설계의 유효 가용성을 갖고 있는 전류모드 CMOS를 이용하여 구현한다. 둘째, 3치 T-gates를 이용해 회로가 유한체 GF (3)에 대하여 2변수 3치 가산표 (2-variable ternary addition table) 및 구구표 (multiplication table)가 실현되도록 구현한다. 마지막으로, 이러한 동작 회로들은 1.5 CMOS 표준 기술과 15㎂ 단위전류(unit current) 및 3.3V 소스 전압 (VDD voltage)에 의해 활성화 된다. 활성화 결과는 만족할 만한 전류 특성을 나타냈다. 전류 모드 CMOS에 의하여 실행되는 3치가산기 및 승산기는 단순하며 와이어 라우팅(wire routing)에 대하여 정규적이고, 또한 셀 배열 (cell array)과 함께 모듈성 (modularity)의 특성을 갖고 있다. In this paper, the Ternary adder and multiplier are implemented by current-mode CMOS. First, we implement the ternary T-gate using current-mode CMOS which have an effective availability of integrated circuit design. Second, we implement the circuits to be realized 2-variable ternary addition table and multiplication table over finite fields GF(3) with the ternary T-gates. Finally, these operation circuits are simulated by Spice under 1.5㎂, CMOS standard technology, 15㎂ unit current, and 3.3V VDD voltage. The simulation results have shown the satisfying current characteristics. The ternary adder and multiplier implemented by current-mode CMOS are simple and regular for wire routing and possess the property of modularity with cell array.

질화갈륨 전력반도체와 Si CMOS 소자의 단일기판집적화를 위한 Si(110) CMOS 공정개발

김형탁 한국전기전자학회 2019 전기전자학회논문지 Vol.23 No.1

Gallium nitride(GaN) has been a superior candidate for the next generation power electronics. As GaN-on-Sisubstrate technology is mature, there has been new demand for monolithic integration of GaN technology with SiCMOS devices. In this work, (110)Si CMOS process was developed and the fabricated devices were evaluated inorder to confirm the feasibility of utilizing domestic foundry facility for monolithic integration of Si CMOS and GaNpower devices. 차세대 전력반도체 소재인 질화갈륨(GaN)이 증착된 GaN-on-Si 기판의 기술성숙도가 높아지면서 Si CMOS 소자와의 단일기판 집적화에 대한 관심이 고조되고 있다. CMOS 특성이 상대적으로 저하되는 (111)Si 보다 (110)Si의 CMOS소자가 집적화 관점에서 유리할 것으로 판단되며, 따라서 향후 전개될 GaN-on-(110)Si 플랫폼을 활용한 GaN 전력반도체 스위치소자와Si CMOS소자의 단일기판 집적화에 적용될 수 있도록 국내 Si CMOS 파운드리 공정을 (110)Si 기판에 진행하였다. 제작된CMOS소자의 기본특성 및 인버터체인 회로특성, 그리고 게이트 산화막의 신뢰성 분석을 통해 향후 국내 파운드리공정을 활용한 (110)Si CMOS기술과 GaN의 집적화의 가능성을 검증하였다.

적외선 센서(CMOS) 기술을 활용한 주문 시스템 개발

강신심,조현숙,이재용 사단법인 인문사회과학기술융합학회 2016 예술인문사회융합멀티미디어논문지 Vol.6 No.4

To change for the better of the menu board which is not applied ICT technology, we present automatic ordering system using by CMOS touch technology. Optical touch can be an ambiguous term because there are several different methods of using light to detect touch. The progress that has been made in CMOS technology over the past decade has made it the preferred technology for high speed inspection. CMOS infrared (IR) cameras are placed on top of a display, looking across the surface of the display in order to detect the presence of a touching object. In this paper, we present the process of choosing the menu by the CMOS infrared technology, and the communication with the sever(POS in this case) using WIFI. The propsed system included 5 parts: hardware part, touch technology part, presentation of menu part, controlling the device part, and ordering commnunication part. The advantage of the proposed system is that lower cost by using LED instead of electronic display and energy efficient. 본 논문에서는 IT기술이 적용되지 않은 메뉴판 시스템을 개선하기 위하여 적외선 CMOS 터치 기술 방식을 활용하여 메뉴를 선택하고 주문할 수 있는 방법을 제시한다. CMOS 방식은 소비 전력이 적게 들고 다채널 고속 읽기가 용이하여 이미지센서 분야 분야에서 각광받고 있다. 또한 CMOS 적외선 카메라 방식은 터치 대상의 위치를 검출하는데 우수한 성능을 보이는 방식이다. 개발대상기술은 사용자가 초단거리 투사 장치를 통해 터치영역을 인식한 후 주문하는 방식이다. Tcoch PAD에 메뉴판을 구성하고 터치 방식으로 메뉴를 선택하고 POS(또는 서버) 시스템에 전달하는 무선통신 주문 서비스 기술을 구현하였다. 시스템은 총 5개 부분으로 첫째, 하드웨어 구현 부분, 카메라 감지 후 터치기능 구현 부분, 컨트롤 장치에 CMOS센서를 연결하여 메뉴판 이미지를 출력하는 부분, 기기장치 제어부분, 주문정보 통신 부분으로 구성된다. LED 사용으로 전자 디스플레이 대비 저렴한 단가로 생산할 수 있으며, 에너지 효율 또한 우수하다.

전류모드 CMOS에 의한 4치 가산기 및 승산기의 구현

성현경 한국정보기술학회 2014 한국정보기술학회논문지 Vol. No.

본 논문에서는 전류모드 CMOS를 이용한 4치 가산기 및 승산기를 구현하였다. 먼저 효과적인 집적회로 설계 이용성을 갖는 전류모드 CMOS를 사용하여 4치 T-게이트를 구현하였다. 구현된 4치 T-게이트를 사용하여 유한체 GF(4)의 2변수 4치 가산표와 승산표를 실현하는 회로를 구현하였다. HSpice 시뮬레이션을 통하여 이 회로들에 대한 동작특성을 보였다. 구현된 회로들은 CMOS 표준 기술을 갖는 Hspice MOS 모델 LEVEL 47로 시뮬레이션 하였다. 본 논문에서 구현한 전류모드 CMOS에 의한 4치 가산기와 승산기의 시뮬레이션 결과에서 전달 지연시간이 이며, 4치 가산기와 승산기가 안정하게 동작하여 출력신호를 얻는 동작속도가 300MHz, 소비전력이 1.08mW임을 보였다. 제안된 회로는 트랜지스터의 감소와 회선경로의 규칙성, 모듈화가지며, VLSI화에 적합하다. In this paper, the quarternary adder and multiplier are implemented by current-mode CMOS. First, we implement the quarternary T-Gate using current-mode CMOS which has an effective availability of integrated circuit design. Second, we implement the circuits to be realized 2-variable quarternary addition table and multiplication table over finite fields GF(4) using the quarternary T-gates. We show the characteristics of operation for these circuits by HSpice simulation. These circuits are simulated by MOS model Level 47 Hspice under 0.18 CMOS standard technology. The simulation results show the satisfying current characteristics. The simulation results of quarternary adder circuit and multiplier circuit using current-mode CMOS show the propagation delay time 0.12㎲, operating speed 300MHz, and consumer power 1.08mW The proposed circuits are reduced the number of transistor, and have a regularity of wiring and modularization, and are suitable for VLSI.

다중 문턱전압 CMOS를 이용한 저 전력 캐리 예측 가산기 설계

김동휘,김정범,Kim, Dong-Hwi,Kim, Jeong-Beom 한국정보처리학회 2008 정보처리학회논문지 A Vol.15 No.5

본 논문은 다중 문턱전압 CMOS를 이용하여 저 전력 특성을 갖는 캐리 예측 가산기 (carry look-ahead adder)를 설계하였으며, 이를 일반적인 CMOS 가산기와 특성을 비교하였다. 전파 지연시간이 긴 임계경로에 낮은 문턱전압 트랜지스터를 사용하여 전파 지연시간을 감소시켰다. 전파 지연시간이 짧은 최단경로에는 높은 문턱전압 트랜지스터를 사용하여 회로전체의 소비전력을 감소시켰으며, 그 외의 논리블럭들은 정상 문턱전압의 트랜지스터를 사용하였다. 설계한 가산기는 일반적인 CMOS 회로와 비교하여 소비전력에서 14.71% 감소하였으며, 소비전력과 지연 시간의 곱에서 16.11%의 성능향상이 있었다. 이 회로는 삼성 $0.35{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다. This paper proposes a low-power carry look-ahead adder using multi-threshold voltage CMOS. The designed adder is compared with conventional CMOS adder. The propagation delay time is reduced by using low-threshold voltage transistor in the critical path. Also, the power consumption is reduced by using high-threshold voltage transistor in the shortest path. The other logic block is implemented with normal-threshold transistor. Comparing with the conventional CMOS circuit, the proposed circuit is achieved to reduce the power consumption by 14.71% and the power-delay-product by 16.11%. This circuit is designed with Samsung $0.35{\mu}m$ CMOS process. The validity and effectiveness are verified through the HSPICE simulation.

CNT 배열을 이용한 bio-sensor SoC 설계

정인영(In-Young Chung) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.12

본 논문에서는 8X8 CNT 센서 어레이를 CMOS 공정 후 처리를 통하여 센서회로가 제작된 CMOS 칩에 집적시켜 측정장비 없이도 자체적으로 감지결과를 출력할 수 있는 센서 칩의 기본적인 플랫폼을 설계 제작한 결과를 보고한다. 센서 소자로는 알루미늄 패드 사이에 연결된 CNT network을 사용하였으며 생화학적 반응에 의하여 전기전도도가 변화하는 것을 감지한다. 표준 CMOS 공정의 감지회로는 CNT network의 저항값 변동에 의해 ring oscillator의 주파수가 변동하는 것을 감지하는 방식을 사용한다. 제작된 CMOS 센서 칩을 활용하여 이를 대표적인 생화학물질인 glutamate을 검출하는데 실험적으로 적용하여 농도에 따른 출력결과 값을 얻는데 성공한다. 본 연구를 통하여 본 센서 칩 플랫폼을 이용한 상용화의 가능성을 확인하며, 추가적으로 개발이 필요한 기술에 대해 파악한다. A fully CMOS-integrated carbon nanotube (CNT) sensor array is proposed. After the sensor chip is fabricated in commercial CMOS process, the CNTs network is formed on the top of the fabricated sensor chip through the room-temperature post-CMOS processes. When the resistance of the CNT is changed by the chemical reaction, the read-out circuit in the chip measures the charging time of the RCNT-Capacitor. Finally the information of measured frequency is converted to a digital code. The CMOS sensor chip was fabricated by standard 0.18㎛ technology and the size of the 8×8 sensor array is 2㎜×2㎜. We have carried out an experiment detecting the biochemical material, glutamate, using this sensor chip. From the experiment, the CMOS sensor chip shows the feasibility of sensor for the simultaneous detection of the various target materials.

전류모드 CMOS에 의한 3치 가산기 및 승산기의 구현

성현경,Seong, Hyeon-Kyeong 한국정보통신학회 2009 한국정보통신학회논문지 Vol.13 No.9

본 논문에서는 전류모드 CMOS에 의한 2변수 3치 가산기 회로와 승산기 회로를 구현하였다. 제시된 전류모드 CMOS에 의한 3치 가산기 회로와 승산기 회로는 전압 레벨로 동작하며, HSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시 된 회로들은 $0.180{\mu}m$ CMOS 표준 기술을 사용하여 HSpice로 시뮬레이션 하였다. 2 변수 3치 가산기 및 승산기 회로의 단위 전류 $I_u$는 $5{\mu}A$로 하였으며, NMOS의 길이와 폭 W/L는 $0.54{\mu}m/0.18{\mu}m$이고, PMOS의 길이와 폭 W/L는 $1.08{\mu}m/0.18{\mu}m$이다. VDD 전압은 2.5V를 사용하였으며 MOS 모델은 LEVEL 47으로 시뮬레이션 하였다. 전류모드 CMOS 3치 가산기 및 승산기 회로의 시뮬레이션 결과에서 전달 지연 시간이 $1.2{\mu}s$이며, 3치 가산기 및 승산기 회로가 안정하게 동작하여 출력 신호를 얻는 동작 속도가 300MHz, 소비 전력이 1.08mW임을 보였다. In this paper, the circuit of 2 variable ternary adder and multiplier circuit using current mode CMOS are implemented. The presented ternary adder circuit and multiplier circuit using current mode CMOS are driven the voltage levels. We show the characteristics of operation for these circuits simulated by HSpice. These circuits are simulated under $0.18{\mu}m$ CMOS standard technology, $5{\mu}A$ unit current in $0.54{\mu}m/0.18{\mu}m$ ratio of NMOS length and width, and $0.54{\mu}m/0.18{\mu}m$ ratio of PMOS length and width, and 2.5V VDD voltage, MOS model Level 47 using HSpice. The simulation results show the satisfying current characteristics. The simulation results of current mode ternary adder circuit and multiplier circuit show the propagation delay time $1.2{\mu}s$, operating speed 300KHz, and consumer power 1.08mW.

전류모드 CMOS에 의한 3치 가산기 및 승산기의 구현

성현경(Hyeon Kyeong Seong) 대한전기학회 2006 대한전기학회 학술대회 논문집 Vol.2006 No.10

In this paper, the Ternary adder and multiplier are implemented by current-mode CMOS. First, we implement the ternary T-gate using current-mode CMOS which have an effective availability of integrated circuit design. Second, we implement the circuits to be realized 2-variable ternary addition table and multiplication table over finite fields GF(3) with the ternary T-gates. Finally, these operation circuits are simulated by Spice under 1.5㎛ CMOS standard technology, 15㎂ unit current. and 3.3V VDD voltage. The simulation results have shown the satisfying current characteristics. The ternary adder and multiplier implemented by current-mode CMOS are simple and regular for wire routing and possess the property of modularity with cell array.

고전압 Power IC 집적을 위한 4H-SiC CMOS 신뢰성 연구

강연주,나재엽,김광수 한국전기전자학회 2022 전기전자학회논문지 Vol.26 No.1

In this paper, we studied 4H-SiC CMOS that can be integrated with high-voltage SiC power devices. Afterdesigning the CMOS on a 4H-SiC substrate, we compared the electrical characteristics with the reliability of hightemperature operation by TCAD simulation. In particular, it was confirmed that changing HfO2 as the gatedielectric for reliable operation at high temperatures improves the thermal properties compared to SiO2. Byresearching SiC CMOS devices, we can integrate high-power SiC power devices with SiC CMOS for excellentperformance in terms of efficiency and cost of high-power systems. 본 논문에서는 고전압 SiC Power 소자와 집적이 가능한 4H-SiC CMOS에 대해 연구하였다. SiC CMOS 소자 연구를 통해 고출력 SiC Power 소자와 함께 제작을 가능하게 함으로써 SiC 전력소자를 이용하는 고출력 시스템의 효율 및 비용면에서 우수한 성능을 기대할 수 있다. 따라서 4H-SiC 기판에서 CMOS를 설계한 후 TCAD 시뮬레이션을 통해 전기적 특성 및 고온 동작 신뢰성을비교하였다. 특히 높은 온도에서 신뢰성 있는 동작을 위해 gate dielectric으로 HfO2를 변경함으로써 SiO2보다 열적 특성이 개선됨을 확인하였다.