연료전지용 메탄올 자열 개질기의 산소-메탄올 비율에 따른 성능 실험

황하나(Hana Hwang),신기수(GiSoo Shin),장상훈(Sang-Hoon Jang),최갑승(Kap-Seung Choi),김형만(Hyung-Man Kim) 대한기계학회 2011 大韓機械學會論文集B Vol.35 No.4

수소가 매력적인 연료로 각광받기 시작하면서 수요가 급증하였으며 이에 대응하여 수소 생산 기술에 대한 연구가 필요하다. 본 연구에서는 산소-메탄올 비율에 따른 연료전지용 메탄올 개질기의 반응 효율을 알아보았다. 각각의 촉매 배열에 따른 산소-메탄올의 비율(O₂/CH₃ OH)의 영향을 알아보기 위해 O₂/CH₃ OH를 0.1에서 0.4까지 0.05씩 증가시켜 반응기의 온도, 변환율, 효율에 관한 실험을 수행하였다. O₂/CH₃ OH가 0.15에서 0.2로 증가할 때 촉매층(catalyst bed)의 온도도 증가하며, 흡열 반응이 발열반응으로 변하여 반응기의 온도를 상승시켜 촉매 점화에 따라 온도는 235 ℃정도 급상승한 500 ℃가 된다. 반응기의 성능은 O₂/CH₃ OH에 크게 의존하며 이론적 연구에서 O₂/CH₃ OH는 0.23이었으나 실험 결과는 30 % 높은 0.30일 때 최적의 성능을 나타내었다. 이것은 혼합기체의 농도차이, 반응속도, 촉매, 반응기의 열손실, 반응 시 생성된 생성물 등의 변화 때문인 것으로 여겨진다. The use of Hydrogen as a fuel is receiving considerable attention and as a result, research on novel methods of hydrogen production is necessary so that the hydrogen demands in the future can be satisfied. This study presents experimental data on methanol Autothermal Reformation that quantifies the relationship between the oxygen-to-methanol ratio (O₂/CH₃OH) and reformer efficiency. For each catalyst configuration, the O₂/CH₃OH was varied from 0.1 to 0.4, with an increment of 0.05, to investigate the effects of O₂/CH₃OH on the reactor performance, including temperature profile, conversion, and efficiency. O₂/CH₃OH was increased from 0.15 to 0.20, and the catalyst bed temperature increased by 235 ℃ to approximately 550 ℃. The catalyst bed temperature increased with increasing O₂/CH₃OH as the reaction shifted from endothermic to exothermic reaction and as a result, excess heat, which raised the reactor temperature, was generated. The reactor performance was shown to be highly dependent on O₂/CH₃OH. The optimum O₂/CH₃OH = 0.30 found in the experimental tests is 30% higher than the theoretical optimum of 0.23. This is attributed to a combination of factors such as the concentrations of the O₂ and CH₃OH gas, reaction rate, catalyst effects, heat loss from the reactor, and the difference between the actual amounts of reaction products formed and the theoretical amounts of the reaction products.

점진적 데이터 전송을 지원하는 분산 가상현실 서비스 시스템

황상훈(Sang-Hoon Hwang),황대훈(Dae-Hoon Hwang) 한국멀티미디어학회 2000 한국멀티미디어학회 학술발표논문집 Vol.2000 No.2

IMT-2000 중계기용 전력증폭기의 설계 및 제작

황상훈(Sang-Hoon Hwang),방성일(Sung-Il Bang) 대한전자공학회 2001 대한전자공학회 학술대회 Vol.2001 No.6

Photoresist Thermal Reflow를 이용한 Microlens Array 제작

황성기,백상훈,권진혁,박이순,Hwang, Sung-Ki,Baek, Sang-Hoon,Kwon, Jin-Hyuk,Park, Yi-Soon 한국광학회 2009 한국광학회지 Vol.20 No.2

PET 필름 위에 LCD 백라이트의 프리즘 집광시트의 역할을 대체 할 수 있는 microlens array(MLA) 시트를 설계하고 제작하였다. Photoresist thermal reflow 공정으로 두께 $100{\mu}m$ PET 필름 위에 MLA를 제작하였고, 노광 시간과 reflow의 온도, 시간 등의 변수에 따른 MLA의 형상 변화를 측정하였다. An optical sheet with microlens array (MLA) is designed and fabricated as a substitute for the prism sheets of LCD backlight. Using photoresist thermal reflow, MLAs were fabricated on PET film with thickness of $100{\mu}m$, and we measured the change of MLA profile in terms of exposure time, reflow temperature and reflow time.

오염 토양의 열처리 시 수은 감량 특성

황상훈 ( Sang-hoon Hwang ),이규종 ( Kyu-jong Lee ),서용칠 ( Yong-chil Seo ),백승기 ( Seungki Back ) 한국폐기물자원순환학회 2023 한국폐기물자원순환학회 춘계학술발표논문집 Vol.2023 No.-

One-Zero 감지기와 버퍼드 기준 저항열을 가진 1.8V 6-bit 2GSPS CMOS ADC 설계

박유진,황상훈,송민규,Park Yu Jin,Hwang Sang Hoon,Song Min Kyu 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.6

본 논문에서는, 1.8V 6bit 2GSPS Nyquist CMOS A/D 변환기를 제안한다. 6bit의 해상도와 초고속의 샘플링과 입력 주파수를 만족시키면서 저 전력을 구현하기 위하여 Interpolation Flash type으로 설계되었다. 같은 해상도의 Flash A/D 변환기에 비해 프리앰프의 수가 반으로 줄기 때문에 작은 입력 커패시턴스를 가지며 면적과 전력소모 작게 할 수 있다. 또한 본 연구에서는 고속 동작의 문제점들을 해결하기 위하여 새로운 구조의 One-zero Detecting Encoder, Reference Fluctuation을 보정하기 위한 회로, 비교기 자체의 Offset과 Feedthrough에 의한 오차를 최소화하기 위하여 Averaging Resistor와 SNDR을 향상시키기 위한 Track & Hold, 제안하는 Buffered Reference를 설계하여 최종적으로 2GSPS Nyquist 입력의 A/D converter 출력 결과를 얻을 수가 있었다. 본 연구에서는 1.8V의 공급전압을 가지는 0.18$\mu$m 1-poly 3-metal N-well CMOS 공정을 사용하였고, 소비전력은 145mW로 Full Flash 변환기에 비해 낮음을 확인 할 수 있었다. 실제 제작된 칩은 측정결과 2GSPS에서 SNDR은 약 36.25dB로 측정되었고, Static 상태에서 INL과 DNL은 각각 $\pm$0.5LSB 로 나타났다. 유효 칩 면적은 977um $\times$ 1040um의 면적을 갖는다. In this paper, CMOS A/D converter with 6bit 2GSPS Nyquist input at 1.8V is designed. In order to obtain the resolution of 6bit and the character of high-speed operation, we present an Interpolation type architecture. In order to overcome the problems of high speed operation, a novel One-zero Detecting Encoder, a circuit to reduce the Reference Fluctuation, an Averaging Resistor and a Track & Hold, a novel Buffered Reference for the improved SNR are proposed. The proposed ADC is based on 0.18um 1-poly 3-metal N-well CMOS technology, and it consumes 145mW at 1.8V power supply and occupies chip area of 977um $\times$ 1040um. Experimental result show that SNDR is 36.25 dB when sampling frequency is 2GHz and INL/DNL is $\pm$0.5LSB at static performance.

고속 CMOS A/D 변환기를 위한 기준전압 흔들림 감쇄 회로

박상규,황상훈,송민규,Park Sang-Kyu,Hwang Sang-Hoon,Song Min-Kyu 대한전자공학회 2006 電子工學會論文誌-SD (Semiconductor and devices) Vol.43 No.6

In high speed flash type or pipelining type A/D Converter, the faster sampling frequency is, the more the effect of DC reference fluctuation is increased by clock feed-through and kick-back. When we measure A/D Converter, further, external noise increases reference voltage fluctuation. Thus reference fluctuation reduction circuit must be needed in high speed A/D converter. Conventional circuit simply uses capacitor but layout area is large and it's not efficient. In this paper, a reference fluctuation reduction circuit using transmission gate is proposed. In order to verify the proposed technique, we designed and manufactured 6bit 2GSPS CMOS A/D converter. The A/D converter is based on 0.18um 1-poly 5-metal N-well CMOS technology, and it consumes 145mW at 1.8V power supply. It occupies chip area of $977um\times1040um$. Experimental result shows that SNDR is 36.25 dB and INL/DNL ${\pm}0.5LSB$ when sampling frequency is 2GHz. 고속 Flash, Pipelining type의 CMOS A/D 변환기에서 Sampling frequency가 고주파로 올라감에 따라 Clock Feed-through 현상, Kick-back 현상 등의 영향으로 DC Reference voltage 흔들림 현상이 심화되고 있다. 뿐만 아니라 측정 시 외부 Noise가 Reference voltage에 적지 않은 영향을 미친다는 것을 감안 할 때 High speed A/D converter에서 Reference fluctuation 감쇄회로는 반드시 필요하다. 기존의 방식은 단순히 커패시터를 이용했으나 면적이 크고 효과가 좋지 않다는 단점이 있다. 본 논문에서는 Transmission Gate를 이용한 reference fluctuation 감쇄 회로를 제안하고 흔들림 현상이 크게 개선되었음을 정량적 분석 및 측정을 통하여 증명하였다. 제안하는 회로의 측정을 위해 6bit의 해상도를 갖는 2GSPS CMOS A/D 변환기를 설계 및 제작하였다. 제작된 A/D 변환기를 이용하여 Reference 전압이 40mV의 흔들림이 있음에도 원하는 범위 내에서 동작함을 측정하였다. 본 연구에서는 1.8V $0.18{\mu}m$ 1-poly 5-metal N-well CMOS 공정을 사용하였고, 소비전력은 145mW로 Full Flash 변환기에 비해 낮았다. 실제 제작된 칩의 SNDR은 약 36.25dB로 측정되었고, INL과 DNL은 각각 ${\pm}0.5$ LSB 이하로 나타났다. 유효칩 면적은 $997um\times1040um$ 이었다.

Digital PFC Controller를 위한 Algorithmic ADC 설계

장기창,김진용,황상훈,최중호,Jang, Ki-Chang,Kim, Jin-Yong,Hwang, Sang-Hoon,Choi, Joong-Ho 한국전기전자학회 2012 전기전자학회논문지 Vol.16 No.4

본 논문에서는 Digital PFC Controller에 적합한 11비트 100KS/s의 Algorithmic ADC를 설계하였다. 설계한 Algorithmic ADC는 PFC controller에 적합한 11비트 해상도를 만족하면서 반복적인 순환구조의 동작으로 인해 전체 크기를 줄일 뿐 아니라 소비 전류를 최소화 할 수 있다. 본 논문의 Algorithmic ADC는 0.18um 1Poly-3Metal의 CMOS 공정으로 제작 되었으며 100KS/s의 동작 속도에 SNDR 66.7dB, ENOB 10.78비트의 성능을 가진다. 또한 소비전류는 5V 전원 전압에서 780uA이며 설계된 ADC의 칩 면적은 $0.27mm^2$이다. A 11b 100KS/s Algorithmic ADC for Digital PFC controller is proposed. The proposed Algorithmic ADC structure for 11bit resolution is based on a cyclic architecture to reduce chip area and power consumption. The prototype Algorithmic ADC implemented with a 0.18um 1Poly-3Metal CMOS process shows a SNDR 66.7dB and ENOB 10.78bits. And the current consumption is about 780uA at 100KS/s and 5V. The occupied active die area is $0.27mm^2$.

배면개구형 집광시트의 자체 정렬 특성

박경주,김영규,최계훈,백상훈,황성기,곽진석,이종훈,권진혁,박이순,Park, Gyeung-Ju,Kim, Young-Gyu,Choi, Gye-Hun,Baik, Sang-Hoon,Hwang, Sung-Ki,Gwag, Jin-Seog,Yi, Jong-Hoon,Kwon, Jin-Hyuk,Park, Yi-Soon 한국광학회 2009 한국광학회지 Vol.20 No.5

액정표시장치의 고효율 백라이트 집광시트로 활용하기 위하여 배면 개구형 집광시트를 설계 및 분석하였다. Microlens array sheet, 피라미드 array sheet, 그리고 cone array sheet에 대해서 자체 정렬에 의한 배면 개구 형성 특성을 비교 분석한 결과, microlens array sheet가 가장 우수하였고, 다음으로 피라미드 array sheet였으며, cone array sheet가 가장 부적합하였다. Optical sheets with apertures on the opposite side of the substrate are designed and analyzed in order to use them as high efficiency light concentration sheets in LCD edge-lit backlight. Formation of apertures by self-aligning exposure were analyzed for the microlens array sheet, pyramid array sheet, and cone array sheet and the microlens array sheet showed the best performance for the formation of apertures by the self-aligning exposure.

Web기반 자동차 조립 공정계획 시스템

김경훈(Kyeong Hun Kim),황인걸(In Gurl Hwang),박영진(Young-jin Park),신현식(Hyun-shik Shin),정경훈(Kyung Hoon Chung),공상훈(Sang Hoon Kong),이교일(Kyo-Il Lee),노상도(Sang Do Noh) 한국자동차공학회 2002 한국자동차공학회 Symposium Vol.2002 No.11

In final assembly shops of automotive companies, process planning is performed concurrently before completing new design. Complex business process is inevitable to reduce development period for new cars in the manner of concurrent and collaborative engineering. Consequently engineers should compare old input with updated information and update their results an all times. Complete assembly process planner, and a process planner should provide his results for other planners in real time when many planners work together for a same shop. They have to communicate and cooperate each other continuously. In this paper, the web-based collaborative process planning system for automotive final assembly shops is developed. Using this system, savings in time and cost on process planning for final assembly are possible.