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차수호,신성환 한국음향학회 2020 韓國音響學會誌 Vol.39 No.2
Motor noise is a major concern in order to improve perceptual feeling of car interior sound due to increased motor usage in passenger cars. The purpose of this study is to propose factors that can represent the acoustic performance of motor noise according to the change of load. To this end, at first, it is shown that power spectrum and total loudness are not fit for noise performance, and then, PNB, partial loudness related to the brush friction component, and PNR, partial loudness related to the torque ripple component are investigated as factors representing motor noise. The performance curve of motor noise using PNB and PNR is proposed to identify trends of motor noise according to the loads. The curve could be a guide for the noise control, the selection of motor, and the improvement of a system. 자동차에서의 모터 사용 증가로 자동차 실내 음질(sound quality) 향상을 위해 모터 소음이 주요 관심사이다. 본 연구의 목적은 부하변화에 따른 모터 소음 성능을 나타낼 수 있는 인자를 제안하는 것이다. 이를 위하여, 파워스펙트 럼과 라우드니스가 소음 성능을 나타내는데 적합하지 않음을 확인하였고, 브러쉬 마찰 성분과 관련된 부분라우드니스 (PNB)와 토크 리플 성분과 관련된 부분라우드니스(PNR)가 소음 성능을 나타내는 인자로 파악되었다. 그리고 PNB와 PNR를 이용하여 부하에 따른 모터 소음의 변화 특성을 나타내기 위한 방법으로 모터 소음 성능 곡선을 제안하였다. 이 곡선은 소음 제어, 모터 선정 및 시스템 개선을 위한 가이드로 활용될 것으로 기대된다.
Tracking analog-to-digital 변환기를 이용한 digital phase-locked loop
차수호,유창식,Cha, Soo-Ho,Yoo, Chang-Sik 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.9
A digitally controlled phase-locked loop (DCPLL) is described. The DCPLL has basically the same structure as a conventional analog PLL except for a tracking analog-to-digital converter (ADC). The tracking ADC generates the control signal for voltage controlled oscillator. Since the DCPLL employs neither digitally controlled oscillator nor time-to-digital converter-the key building blocks of digital PLL (DPLL), there is no need for the 03de-off between jitter, power consumption and silicon area. The DCPLL was implemented in a $0.18\mu$m CMOS process and the active area is 1mm $\times$0.35 mm The DCPLL consumes S9mW during the normal opuation and $984\{mu}W$ during the power-down mode from a 1.8V supply. The DCPLL shows 16.8ps ms jitter. 본 논문에서는 1.6Gb/s에서 동작하는 digitally controlled phase-locked loop (DCPLL)를 제안한다. DCPLL은 일반적인 아날로그 PLL과 tracking analog-to-digital 변환기를 결합한 구조이다. 제안한 DCPLL에서는 tracking ADC의 출력이 voltage controlled oscillator (VCO)의 제어 전압을 생성한다. 일반적으로 사용되는 digital PLL (DPLL)은 digitally controlled oscillator (DCO)와 time-to-digit converter (TDC)로 구성된다 DCO와 TDC를 사용한 DPLL은 시간 스텝이 작을 수 록 jitter 특성이 향상되지만 전력소모는 커진다. 이 논문에서 제안한 DCPLL은 DPLL의 핵심요소인 DCO와 TDC를 사용하지 않았기 때문에 jitter, 면적, 전력소모 측면에서 유리하다. DCPLL은 $0.18\mu$m 4-metal CMOS공정을 이용하여 제작하였고 면적은 1mm $\times$0.35mm를 차지한다. 1.8V 단일 전원전압으로 정상동작에서는 59mW, power-down 모드에서는 $984\mu$W 전력을 소모하고 16.8ps rms jitter를 갖는다.