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- 저자 : 장영조(Young-Cho Jang) (검색결과 11 건)
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프로그램된 FPGA의 비트스트림 데이터로부터 로직추출 알고리즘 구현
정민영(Min-Young Jeong),이재흠(Jae-Heum Lee),장영조(Young-Jo Jang),정은구(Eun-Gu Jung),조경록(Kyoung-Rok Cho) 한국콘텐츠학회 2018 한국콘텐츠학회논문지 Vol.18 No.1
본 논문은 Xilinx FPGA(Field Programmable Gate Array)에 다운로드하는 비트스트림으로부터 FPGA의 리소스 중 하나인 LUT(Look Up Table)로직을 재합성하는 방법을 제안한다. 비트스트림과 디바이스 구조는 밀접한 관계가 있기 때문에, 비트스트림을 분석하기 위해서 FPGA디바이스 구조를 분석해야 한다. 동일한 네트리스트를 사용하여 여러 가지 로직을 합성하거나, 위치를 변경하면서 로직을 합성하는 등 다양한 상황, 여러 입력 변수에 대한 비트스트림과 FPGA 디바이스 구조를 비교분석해 비트스트림 구조를 파악한다. 분석된 비트스트림 구조와 다양한 논리함수의 비트스트림을 바탕으로 하나의 LUT에 대한 진리표를 구성하고, 구성된 LUT의 진리표와 제안한 알고리즘을 기반으로 LUT의 로직을 재합성 한다. 제안한 알고리즘은 LUT에 로직을 구현할 때 사용되는 입력 핀과 출력 핀을 결정할 수 있으며, FPGA에 다운로드 되는 비트스트림으로부터 게이트 레벨의 로직회로를 얻을 수 있었다. This paper presents a method to resynthesize logic of a programmed FPGA from a bitstream file that is a downloaded file for Xilinx FPGA (Field Programmable Gate Array). It focuses on reconfiguring the LUT (Look Up Table) logic. The bitstream data is compared and analyzed considering various situations and various input variables such as composing other logics using the same netlist or synthesizing the same logic at various positions to find a structure of the bitstream. Based on the analyzed bitstream, we construct a truth table of the LUT by implementing various logic for one LUT. The proposed algorithm extracts the logic of the LUT based on the truth table of the generated LUT and the bitstream. The algorithm determines the input and output pins used to implement the logic in the LUT. As a result, we extract a gate level logic from a bitstream file for the targeted Xillinx FPGA.
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C<sub>2</sub>H<sub>5</sub>OH에 따른 성대 진동 요소의 변화 분석
김봉현 ( Bong-hyun Kim ),장영조 ( Young-jo Jang ),가민경 ( Min-kyoung Ka ),이세환 ( Se-hwan Lee ),조동욱 ( Dong-uk Cho ) 한국정보처리학회 2010 한국정보처리학회 학술대회논문집 Vol.17 No.1
본 논문에서는 C<sub>2</sub>H<sub>5</sub>OH를 주성분으로 하고 있는 알코올량에 따른 음성학적 분석 요소값의 변화를 측정하였다. 이를 위해 알코올 섭취량의 변화를 측정하고 다양한 음성 분석기법을 적용한 실험 과정을 수행하였다. 따라서 본 연구의 결과를 토대로 다양한 환경에 용이하게 쓰일 수 있도록 알코올 섭취와 관련된 분야에 적용 가능한 실험 절차를 수행하였다. 따라서 본 논문에서는 음성 분석 요소의 Pitch값과 Shimmer 및 Jitter에 대해 분석을 수행하였으며 실험 결과를 통해 알코올 섭취량이 음성에 미치는 영향을 분석하였다. 최종적으로 실험에 의해 제안한 방법의 유용성을 입증하였다.
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척추동물 망막의 신호 전달 경로 시뮬레이터 개발 및 분석
백승범(Seungbum Baek),장영조(Young-Jo Jang),조경록(Kyoungrok Cho) 한국콘텐츠학회 2018 한국콘텐츠학회논문지 Vol.18 No.11
망막은 눈을 통해 입력되는 빛을 수용하여, 이를 전기신호로 변환한 후 뇌의 시각 피질에 전달하는 역할을 수행한다. 망막을 하드웨어로 구현하기 위해서는 망막의 구조와 동작에 대한 이해가 필요하며, 이를 위해 망막의 모델링이 유용할 수 있다. 본 논문에서는 척추동물의 망막을 구성하는 신경세포와 시냅스의 신호 전달 경로를 포함하는 2-D 망막 네트워크 모델을 소개한다. 또한 수치해석을 기반으로 다양한 조건에서 망막 모델을 해석하기 위해 시뮬레이터를 개발하였다. 이를 통해 다양한 세기의 빛이 망막에서 흡수되었을 때, 기존의 연구와 대비하여, 각 세포와 시냅스 노드 단위로 입출력 반응을 정밀하게 검증하여 인공망막 장치 개발에 기여하였다. Retina transforms the external light into electrical signal that stimulates visual cortex of the brain. Electrical modeling of the retina is useful to understand its structure and action that is a prerequisite to implement the retina as a hardware device. This paper introduces a 2-D electrical network model of vertebrate’s retina considering signal pathway of retinal cells and synapses. We implemented a simulator of the retina based on the electrical network model to analyze its operation under various circumstances. Compared to the prior studies, It might contribute designing of artificial retina device in terms of that this study specifically observed input and output reactions of each cell and synapse node under various light intensity on the retina.
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박병석(Byungsuk Park),이상진(Sang-Jin Lee),장영조(Young-Jo Jang),캄란 에쉬라기안(Kamran Eshraghian),조경록(Kyoungrok Cho) 대한전자공학회 2014 전자공학회논문지 Vol.51 No.10
곱셈기는 멀티미디어 통신 시스템과 같이 다양한 신호처리 알고리즘을 갖는 복잡한 연산을 수행한다. 곱셈기는 상대적으로 큰 전달 지연시간, 높은 전력 소모, 큰 면적을 갖는다. 이 논문은 멤리스터-CMOS 기반의 재구성 가능한 곱셈기를 제안하여 곱셈기 회로의 면적을 줄이고 다양한 응용프로그램에 최적화 된 비트폭을 제공한다. 멤리스터-CMOS 기반의 재구성 가능한 곱셈기의 성능은 1.8 V 공급전압에서 멤리스터 SPICE 모델과 180 nm CMOS 공정으로 검증했다. 검증 결과 제안한 멤리스터 -CMOS 기반의 재구성 가능한 곱셈기는 종래의 것과 비교시 면적, 지연시간, 전력소모가 각각 61%, 38%, 28% 개선되었고, twin-precision 곱셈기와 면적 비교에서도 22% 개선되었다. Multiplier performs a complex arithmetic operation in various signal processing algorithms such as multimedia and communication system. The multiplier also suffers from its relatively large signal propagation delay, high power dissipation, and large area requirement. This paper presents memristor-CMOS based reconfigurable multiplier reducing area occupation of the multiplier circuitry and increasing compatibility using optimized bit-width for various applications. The performance of the memristor-CMOS based reconfigurable multiplier are estimated with memristor SPICE model and 180 nm CMOS process under 1.8 V supply voltage. The circuit shows performance improvement of 61% for area, 38% for delay and 28% for power consumption respectively compared with the conventional reconfigurable multipliers. It also has an advantage for area reduction of 22% against a twin-precision multiplier.
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다중 언폴딩 기법을 이용한 SHA-1 해쉬 알고리즘 고속 구현
이은희(Eun-Hee Lee),이제훈(Je-Hoon Lee),장영조(Young-Jo Jang),조경록(Kyoung-Rok Cho) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.4
본 논문은 다중 언폴딩 기법을 이용한 고속 SHA-1 해쉬 알고리즘 구현 방법을 제시하였다. 제안된 SHA-1 해쉬 구조는 알고리즘의 반복적인 단계 연산을 언폴딩한 후 연산의 순서를 재 배열하고, 임계경로에 포함된 연산의 일부를 이전 단계에서 선행연산하여 임계경로의 길이를 줄였다. 제안된 SHA-1 해쉬 구조는 최대 118 ㎒의 동작주파수에서 5.9 Gbps 처리량을 나타낸다. 이는 기존의 SHA-1 보다 전송량이 26% 증가하였고, 회로 크기가 32% 감소하는 결과를 얻었다. 또한 이 논문에서는 여러 개의 SHA-1 모듈을 시스템 레벨에서 병렬로 연결하여 여러 개의 SHA-1을 다중 처리하여 고속화를 할 수 있는 모델을 제안했다. 이 모델은 하나의 SHA-1을 사용하는 것보다 빠르게 데이터를 처리할 수 있고 입력되는 데이터의 최소한의 지연으로 처리 가능하다. 제안된 모델은 입력되는 데이터가 지연 없이 처리 되도록 하기 위해 필요로 하는 SHA-1의 FPGA 수를 구할 수도 있다. 고속화된 SHA-1은 압축된 메시지에 유용하게 사용될 수 있고 모바일 통신이나 인터넷 서비스 등의 강한 보안에 널리 이용가능하다. This paper proposes a new high speed SHA-1 architecture using multiple unfolding and pre-computation techniques. We unfolds iterative hash operations to 2 continuos hash stage and reschedules computation timing. Then, the part of critical path is computed at the previous hash operation round and the rest is performed in the present round. These techniques reduce 3 additions to 2 additions on the critical path. It makes the maximum clock frequency of 118 ㎒ which provides throughput rate of 5.9 Gbps. The proposed architecture shows 26% higher throughput with a 32% smaller hardware size compared to other counterparts. This paper also introduces a analytical model of multiple SHA-1 architecture at the system level that maps a large input data on SHA-1 block in parallel. The model gives us the required number of SHA-1 blocks for a large multimedia data processing that it helps to make decision hardware configuration. The hs fospeed SHA-1 is useful to generate a condensed message and may strengthen the security of mobile communication and internet service.
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파이프라인 구조의 쉬프트 레지스터에 기반한 LCD 소스 드라이버 IC 설계
안상현(Sang-Hyun Ahn),김교진(Kyojin Kim),조경록(Kyoung-Rok Cho),장영조(Young-Jo Jang) 대한전자공학회 2021 전자공학회논문지 Vol.58 No.4
본 논문에서는 파이프라인 구조를 적용하여 하나의 래치를 공유하는 방식의 쉬프트 레지스터에 기반한 소스 드라이버 IC를 제안하였다. 최근 해상도, 주사율 및 디스플레이의 크기가 증가함에 패널을 구동하는데 짧은 라인 타임이 요구됨에 따라 타이밍 컨트롤러 인터페이스의 디지털 신호를 처리하고 신호를 패널로 전송하는 소스 드라이버의 데이터 처리량 또한 증가한다. 이러한 증가율을 소스 드라이버 IC에서 충족하지 못한다면 데이터 병목 현상을 일으킬 수 있다. 본 논문에서 제안하는 파이프라인 구조의 쉬프트 레지스터는 직렬 구조의 일반적인 쉬프트 레지스터에 비해 출력이 반 클럭 빠르게 나타난다. 제안하는 구조에 기반하면 소스 드라이버 IC의 레이턴시를 49.7% 감소시키며, 파이프라인 구조에서 공유 래치를 사용하여 쉬프트 레지스터의 면적을 37% 감소시킨다. In this paper, we proposed a source driver IC based on a shift register that shares one latch by applying a pipeline structure. As the resolution, refresh rate, and display size increase in recent years, also a short line time is required to drive a panel, a data throughput of a source driver that processes digital signals from a timing controller interface and transmits signals to the panel also increases. If this growth rate is not satisfied by the source driver IC, the data bottleneck can not avoid. The shift register of the pipeline structure is proposed in this paper shows the output with a half clock faster than the general shift register of the serial structure. Based on the proposed structure, the latency of the source driver IC is reduced by 49.7%, and the area of the shift register is reduced by 37% by using a shared latch in the pipeline structure.
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트위스티드 다이오드 연결 구조를 이용한 저전압 스윙 도미노 로직
안상윤(Sang-Yun Ahn),김석만(Seok-Man Kim),장영조(Young-Jo Jang),조경록(Kyoungrok Cho) 대한전자공학회 2014 전자공학회논문지 Vol.51 No.4
본 논문에서는, 트위스티드 연결구조를 이용한 새로운 저전압 스윙 도미노 로직 회로를 제안한다. 제안된 회로의 출력스윙 범위는 트위스티드 트랜지스터의 사이즈와 출력 캐패시턴스의 크기에 따라 조절가능하다. 제안된 회로를 적용한 리플캐리덧셈기(Ripple Carry Adder)는 도미노 CMOS로직에 비해 전력소비는 37%감소했고 전력·지연 곱(power-delay product)은 43%감소했다. In this paper, we propose a new small swing domino logic that reduces the swing amplitude by using twist-connected PMOS and NMOS transistors. The output swing range of the proposed circuit is adjusted by the size of the twist-connected transistors and the load capacitance. The designed RCA with the proposed circuit technique shows reduction of the power consumption by 37% and PDP performance by 43% compared with the domino CMOS logic.
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