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- 저자 : 정진하(Jin-ha Cheong) (검색결과 4 건)
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무선 환경에서 병렬 서버를 위한 멀티미디어 전송 및 동기화 기법
신광식,백석균,윤완오,정진하,최상방,Shin Kwang-sik,Baek Seok-Kyun,Yoon Wan-oh,Cheong Jin-ha,Choi Sang-bang 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.7B
본 논문은 무선 환경에서 병렬서버를 이용한 멀티미디어 전송 및 동기화 기법을 제안한다. 제안된 방법은 MPEG-4 비디오 스트림을 VOP 타입(I-, P-, B-VOP)에 따라 서로 다른 서버에 저장하여 서비스하는 병렬 서버 시스템을 위하여 개발되었다. 이러한 환경의 멀티미디어 전송에 있어서는 특히 부하 불균형, 정체현상, 지터문제를 해결하여야 한다. 따라서 본 연구는 데이터 분할방법, 우선순위 큐, 멀티미디어 동기화 문제에 초점을 맞춘다. 첫째, VOP 타입에 따라 데이터를 분할하여 개별의 서버에 나누어 저장하는 병렬서버 구조를 개발한다. 둘째, 병렬서버 환경에서의 우선순위 알고리즘을 설계한다. 기지국에서는 이 알고리즘의 우선순위에 따라 스케줄링을 수행한다. 마지막으로, 지터를 보상하기 위한 동기화 알고리즘을 설계한다. 기지국은 각 서버로부터 불규칙하게 들어오는 비디오 스트림을 고안된 동기화 알고리즘에 따라 버퍼에 저장한 후, 이동국으로 일정하게 전송한다. 시뮬레이션 분석 결과 기지국이 흔잡한 상황에서 제안한 병렬 서버 구조에 기반을 둔 멀티미디어 스트림 전송 방식이 기존의 방식보다 이동국의 수신 상태가 $57\%$ 향상됐음을 알 수 있다. This paper presents new multimedia transmission and synchronization scheme for parallel server in wireless environment. The proposed scheme is developed for the parallel sewer that stores MPEG-4 data according to VOP (video object plane) types, i.e., I-, p-, and B-VOP. The goal of our research is to develop the enhanced multimedia transmission scheme that copes with load unbalancing, congestion, and jitter. Thus, we consider three issues; the data striping, the priority queuing, and the multimedia synchronization. First, we develop a parallel server architecture in which each server separately stores video data that is striped by the MPEG-4 VOP types.
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이질 시스템에서 통신 시간을 고려한 효율적인 복제 기반 태스크 스케줄링
윤완오(Wan-Oh Yoon),백정규(Jueng-Kuy Baek),신광식(Kwang-Sik Shin),정진하(Jin-Ha Cheong),최상방(Sang-Bang Choi) 한국통신학회 2008 韓國通信學會論文誌 Vol.33 No.3C
스케줄링의 목적은 입력 작업(DAG)에 대한 스케줄 결과 길이를 최소화 하는 것이다. 이런 스케줄링 문제는 잘 알려진 '정해진 시간 내에 해결하기 어려운 문제(NP-complete)'이며 최적의 스케줄링 결과 값을 얻기 위해서는 휴리스틱으로 해결해야 한다. 선후 관계의 제약을 갖는 노드들의 스케줄링을 효율적으로 수행하기 위해 부모 노드와 이질 프로세서에 대한 정보를 고려하는 TANH(the Task duplication based scheduling Algorithm for Network of Heterogeneous systems), GDL, BIL, TDS과 같은 많은 알고리즘이 제안되었다. 본 논문은 기존의 TANH 스케줄링에서 나타나는 여러 개의 부모 노드와 이질 프로세서에 대한 다양한 경우를 충분히 고려하지 못한 점을 보안하여 향상된 스케줄링을 수행할 수 있는 DTSC (Duplication based Task Scheduling with Communication Cost in Heterogeneous Systems)알고리즘을 제안하였다. 제안된 알고리즘의 성능은 기존 TANH, GDL 알고리즘과 비교하였으며, 스케줄링의 성능 향상을 보여 주었다. Optimal scheduling of parallel tasks with some precedence relationship, onto a parallel machine is known to be NP-complete. The complexity of the problem increases when task scheduling is to be done in a heterogeneous environment, where the processors in the network may not be identical and take different amounts of time to execute the same task. This paper introduces a Duplication based Task Scheduling with Communication Cost in Heterogeneous Systems (DTSC), which provides optimal results for applications represented by Directed Acyclic Graphs (DAGs), provided a simple set of conditions on task computation and network communication time could be satisfied. Results from an extensive simulation show significant performance improvement from the proposed techniques over the Task duplication-based scheduling Algorithm for Network of Heterogeneous systems(TANH) and General Dynamic Level(GDL) schedluling algorithm.
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SIMD 프로그래머블 셰이더를 위한 멀티포트 레지스터 파일 설계 및 구현
윤완오(Wan-oh Yoon),김경섭(Kyeong-seob Kim),정진하(Jin-ha Cheong),최상방(Sang-bang Choi) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.9
3D 그래픽 알고리즘은 특성상 방대한 양의 스트림 데이터에 대하여 복잡한 연산을 수행하여야 한다. 이러한 알고리즘을 하드웨어에서 신속하게 수행할 수 있는 버텍스 셰이더와 픽셀 셰이더의 도입으로 그래픽 프로세서는 “소프트웨어 셰이더의 하드웨어화”라는 목표를 어느 정도 달성한 것처럼 보이지만, 여전히 Z-버퍼 기반이라는 특정 알고리즘의 틀에서 벗어나지 못하고 있다. 향후 그래픽 프로세서가 궁극적으로 추구하는 모델은 알고리즘에 독립적인 그리고 버텍스 셰이더와 픽셀 셰이더가 통합된 셰이더로 발전할 것이다. 본 논문에서는 프로그래머블 통합 셰이더 프로세서에서 고성능 3차원 컴퓨터 그래픽 영상을 지원하기 위한 멀티포트 레지스터 파일 모델을 설계하고 구현하였다. 설계한 멀티포트 레지스터 파일을 기능적 레벨에서 시뮬레이션을 하여 그 성능을 검증 하였으며, FPGA Virtex-4(xc4vlx200)에 직접 구현하여 하드웨어 리소스 사용율과 속도를 확인 하였다. Characteristically, 3D graphic algorithms have to perform complex calculations on massive amount of stream data. The vertex and pixel shaders have enabled efficient execution of graphic algorithms by hardware, and these graphic processors may seem to have achieved the aim of “hardwarization of software shaders.” However, the hardware shaders have hitherto been evolving within the limits of Z-buffer based algorithms. We predict that the ultimate model for future graphic processors will be an algorithm-independent integrated shader which combines the functions of both vertex and pixel shaders. We design the register file model that supports 3-dimensional computer graphic on the programmable unified shader processor. we have verified the accurate calculated value using FPGA Virtex-4(xcvlx200) made by Xilinx for operating binary files made by the implementation progress based on synthesis results.
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