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양선웅,장훈,Yang, Sunwoong,Chang, Hoon 대한전자공학회 2001 電子工學會論文誌-SD (Semiconductor and devices) Vol.38 No.10
본 논문에서 구현한 GenBIST는 메모리 테스팅을 위한 정보를 입력으로 받아 테스트용 회로를 VerilogHDL 코드로 자동 생성해 주는 설계 자동화 툴 이다. 상용 툴 들을 포함한 기존의 툴 들은 대부분 메모리 테스트를 위한 알고리즘들을 라이브러리화하고 이를 회로로 생성해주는 방식인데 반해, 본 논문에서 구현한 툴은 사용자가 정의한 알고리즘대로 회로를 생성해 줌으로써 새로운 알고리즘의 적용을 용이하게 하였다. 또한 다중 메모리를 지원할 수 있게 함으로써 메모리 BIST 회로를 공유할 수 있게 하였고 serial interfaceing 기법을 사용함으로써 경계 주사 기법과 함께 사용될 경우 메모리 테스트를 위한 부가적인 핀을 필요로 않는다. GenBIST implemented in this paper is an automatic CAD tool, which can automatically generate circuitry in VerilogHDL code based on user defined information for the memory testing. While most commercial and conventional CAD tools adopt a method in which they make memory-testing algorithms as a library to generate circuitry, our tool can generate circuitry according to the user-defined algorithm, which makes application of various algorithms easier. In addition, memory BIST circuitry can be shared with other memories by supporting embedded memories in our tool. Also, extra pins for the memory testing are not requited when boundary scan technique is combined.
MDSP의 경계 주사 기법 및 자체 테스트 기법 구현에 관한 연구
양선웅,장훈,송오영,Yang, Sun-Woong,Chang, Hoon,Song, Oh-Young 한국통신학회 2000 韓國通信學會論文誌 Vol.25 No.11
본 논문에서는 휴대 멀티미디어 응용을 위한 MDSP(Multimedia Fixed Point DSP) 칩의 내장 메모리 테스트와 기판 수준의 테스트를 지원하기 위해 내장 메모리 테스트를 위한 자체 테스트 기법, 기판 수준의 테스트 지원 및 내장 메모리를 위한 자체 테스트 회로를 제어하기 위한 경계 주사 기법을 구현하였다. 본 논문에서 구현한 기법들은 Verilog HDL을 이용하여 회로들을 설계하였으며, Synopsys 툴과 현대 heb60 라이브러리를 이용하여 합성하였다. 그리고 회로 검증을 위한 시뮬레이터는 Cadence사의 VerilogXL을 사용하였다.
양선웅,박재흥,장훈,Yang, Sun-Woong,Park, Jae-Heung,Chang, Hoon 한국통신학회 2002 韓國通信學會論文誌 Vol.27 No.1A
본 논문에서 구현한 GenJTAG은 기판 수준의 테스팅을 위한 정보와 BIST(Built-In Self Test)에 대한 정보를 입력으로 받아 verilog-HDL 코드로 기술된 경계 주사 회로를 자동 생성해 주는 설계 자동화 툴이다. 대부분이 상용 툴들은 생성된 회로를 게이트 수준의 회로로 제공하기 때문에 사용자가 선택적으로 사용할 수 있는 BIST 관련 명령어를 회로에 추가하기가 어려운데 반해, 본 논문에서 구현한 툴은 사용자가 정의한 정보에 의해 BIST 관련 명령어를 지원할 수 있는 behavioral 코드의 경계 주사 회로를 생성하여 준다. 또한 behavioral 코드를 제공함으로써 사용자에 의한 수정을 용이하도록 하였다. In this paper, we implemented the GenJTAG, a CAD tool, which generates a code of boundary scan circuit supporing a board level testing and d BIST(Built-In Self Test) written in verilog-HDL. A boundary scan circuit code that supports user's own BIST instructions is generated based on the informations from the users. Most CAD tools hardly allow users to add their own BIST instructions because the generated code described in gate-level. But the GenJTAG generates a behavioral boundary scan circuit code so users can easily make a change on the generated code.
양선웅,장훈,박재홍,김문준,심재헌 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.02
In this paper, An efficient non-scan DFT method for datapaths described in RTL is proposed. The proposed non-scan DFT method improves testability of datapaths based on hierarchical testability analysis regardless to width of the datapath. It always guarantees higher fault efficiency and faster test pattern generation time with little hardware overhead than previous methods. The experimental result shows the superiority of the proposed method of test pattern generation time, application time, and area overhead compared to the scan method. 본 논문에서는 레지스터 전송 수준의 데이터패스를 위한 효율적인 비주사 DFT 기법을 제안하였다. 데이터패스를 위해 제안된 비주사 DFT 기법은 레지스터 전송 수준(RTL:register transfer level) 회로에 대한 계층적 테스트 용이도(hierarchical testability) 분석을 통해 테스트 용이도를 향상시킴으로써 최소의 하드웨어 오버헤드를 가지고 데이터패스 버스 폭의 변화와 관계없이 항상 높은 고장 효율과 빠른 테스트 패턴 생성 시간을 보장한다. 실험 결과를 통하여 제안된 기법이 주사 기법보다 테스트 패턴 생성 시간, 테스트 패턴 적용 시간, 면적 오버헤드 면에서 우수함을 확인하였다.