전류모드 CMOS에 의한 다치논리회로의 설계

성현경(Hyeon Kyeong Seong),강성수(Sung Su Kang),김흥수(Heung Soo Kim) 대한전기학회 1988 대한전기학회 학술대회 논문집 Vol.1988 No.7

Bit code 연산에 의한 GF (2<SUP>m</SUP>) 상의 승산기 구성

성현경(Hyeon Kyeong Seong),강성수(Sung Su Kang),김흥수(Heung Soo Kim) 대한전자공학회 1986 대한전자공학회 학술대회 Vol.1986 No.12

전류모드 CMOS에 의한 3치 가산기 및 승산기의 구현

장성원(Sung-Won Jang),최용석(Yong-Seok Choi),박상주(Sang-Joo Park),성현경(Hyeon-Kyeong Seong) 한국정보기술학회 2010 Proceedings of KIIT Conference Vol.2010 No.-

본 논문에서 3치가산기와 승산기(multiplier)는 전류모드 CMOS에 의해서 구현된다. 첫째, 3치 T-gate를 집적회로 설계의 유효 가용성을 갖고 있는 전류모드 CMOS를 이용하여 구현한다. 둘째, 3치 T-gates를 이용해 회로가 유한체 GF (3)에 대하여 2변수 3치 가산표 (2-variable ternary addition table) 및 구구표 (multiplication table)가 실현되도록 구현한다. 마지막으로, 이러한 동작 회로들은 1.5 CMOS 표준 기술과 15㎂ 단위전류(unit current) 및 3.3V 소스 전압 (VDD voltage)에 의해 활성화 된다. 활성화 결과는 만족할 만한 전류 특성을 나타냈다. 전류 모드 CMOS에 의하여 실행되는 3치가산기 및 승산기는 단순하며 와이어 라우팅(wire routing)에 대하여 정규적이고, 또한 셀 배열 (cell array)과 함께 모듈성 (modularity)의 특성을 갖고 있다. In this paper, the Ternary adder and multiplier are implemented by current-mode CMOS. First, we implement the ternary T-gate using current-mode CMOS which have an effective availability of integrated circuit design. Second, we implement the circuits to be realized 2-variable ternary addition table and multiplication table over finite fields GF(3) with the ternary T-gates. Finally, these operation circuits are simulated by Spice under 1.5㎂, CMOS standard technology, 15㎂ unit current, and 3.3V VDD voltage. The simulation results have shown the satisfying current characteristics. The ternary adder and multiplier implemented by current-mode CMOS are simple and regular for wire routing and possess the property of modularity with cell array.

RFID용 이중편파 마이크로스트립 패치 안테나 설계에 관한 연구

박상주(Sang-Joo Park),최용석(Yong-Seok Choi),박병호(Byeong-Ho Park),박찬홍(Chan-Hong Park),성현경(Hyeon-Kyeong Seong) 한국컴퓨터정보학회 2010 한국컴퓨터정보학회 학술발표논문집 Vol.18 No.2

본 논문에서는 900MHz대역의 대각선 슬롯형 마이크로스트립 패치 안테나를 설계하였다. 제안한 마이크로스트립 패치안테나는 안테나 크기, 절단 길이, 급전위치, 공기층의 높이 등과 같은 중요 파라미터를 고려하여 설계하였다. 설계한 마이크로스트립 패치안테나는 915MHz에서 최소의 반사손실을 가지며, 반사손실을 -16dB 이하에서 정재파비가 1.2이하일 경우, 약 26MHz의 대역폭을 확보함을 알 수 있다. 또한, 설계한 대각선 슬롯형 마이크로스트립 패치 안테나는 915MHz 중심주파수 대역에서 이득이 6dB이고, 축비가 2.8dB 되어 우수한 특성을 갖는다.

RFID용 이중편파 마이크로스트립 패치 안테나 설계에 관한 연구

박상주(Sang-ju Park),성현경(Hyeon-Kyeong Seong) 한국정보기술학회 2011 한국정보기술학회논문지 Vol.9 No.3

In this paper, microstrip patch antenna with diagonal slotted type using RFID is designed. This microstrip patch antenna is designed by considering the properties of critical parameter like the size, the truncating dimension, position of feed power and the height of airspace. The designed microstrip patch antenna has the lowest return loss in 915㎒, and it has bandwidth of about 26㎒ when voltage standing wave ratio(VSWR) is less than 1.2 under return loss -16㏈. Also, the microstrip patch antenna has the gain of 6㏈i on the center frequency of 915㎒ band and 2.8㏈ in the rate of reduction.

전류모드 CMOS에 의한 3치 가산기 및 승산기의 구현

장성원 ( Sung-won Jang ),박병호 ( Byung-ho Park ),박상주 ( Sang-joo Park ),한영환 ( Young-hwan Han ),성현경 ( Hyeon-kyeong Seong ) 한국정보처리학회 2010 한국정보처리학회 학술대회논문집 Vol.17 No.2

본 논문에서 3치가산기와 승산기(multiplier)는 전류모드 CMOS에 의해서 구현된다. 첫째, 3치 T-gate를 집적회로 설계의 유효 가용성을 갖고 있는 전류모드 CMOS를 이용하여 구현한다. 둘째, 3치 T-gates를 이용해 회로가 유한체 GF (3)에 대하여 2변수 3치 가산표 (2-variable ternary addition table) 및 구구표 (multiplication table)가 실현되도록 구현한다. 마지막으로, 이러한 동작 회로들은 1.5 CMOS 표준 기술과 15㎂ 단위전류(unit current) 및 3.3V소스 전압 (VDD voltage)에 의해 활성화 된다. 활성화 결과는 만족할 만한 전류 특성을 나타냈다. 전류 모드 CMOS에 의하여 실행되는 3치가산기 및 승산기는 단순하며 와이어 라우팅(wire routing)에 대하여 정규적이고, 또한 셀 배열 (cell array)과 함께 모듈성 (modularity)의 특성을 갖고 있다.

SC-FDMA를 이용한 LTE 하향링크 수신성능 개선에 관한 연구

장성원(Sung-Won Jang),박찬홍(Chan-Hong Park),박병호,최용석(Yong-Seok Choi),성현경(Hyeon-Kyeong Seong) 한국정보기술학회 2011 Proceedings of KIIT Conference Vol.2011 No.5

본 논문에서는 현재 3GPP에서 진행되고 있는 차세대 이동통신 기술 표준, 즉 LTE 시스템의 하향링크 전송방식의 수신성능을 향상시키기 위해 기지국(BS)과 단말(MS) 사이에 릴레이(RS) 설치를 제안하고, BS의 위치와 설치된 RS의 거리를 각각 500m, 1000m로 하고 RS의 전송방식을 OFDMA와 SC-FDMA를 선택함으로써 수신성능을 높이기 위한 연구를 수행 하였다. 연구결과 RS의 위치가 BS와 가까울수록 RS에서는 SC-FDMA를 사용하는 것이 좋게 나왔고, 반대로 BS와 RS의 거리가 멀어질수록 RS에서는 OFDMA를 사용하는 것의 성능이 좋은 것으로 나왔다. 또한 BS와 MS 거리의 중심지역에서는 그 상황에 맞는 전송방식을 사용함으로써 시스템의 수신성능을 향상시킬 수 있었다. 본 논문에서 시뮬레이션 한 결과를 토대로 실제 LTE 시스템에 적용하였을 때, 셀커버지지를 확장 시켜 시스템 전체의 수신성능을 향상 시킬 수 있을 것으로 보였다. This paper made research to boost reception performance in link-down transmission method of LTE system, which is the next-generation mobile communication technology standard underway in 3GPP. To this end, it proposed installing relay (RS) in between station(BS) and terminal(MS), set the distance between BS and RS at 500m and 1,000m, each, and chose OFDMA and SC-FDMA as transmission method of RS. The paper found SC-FDMA to be better choice in RS when it is closer to BS and OFDMA to be a better choice in RS when the distance between BS and RS is farther. The system's reception performance improved when the most appropriate transmission method fitting the circumstances was used in the middle between BS and MS. This study, hence, concluded based on simulation result, that cell coverage expansion can help improve reception performance when applied to LTE system.

멀티미디어 응용을 위한 얼굴 인식시스템

박상규,성현경,한영환,Park, Sang-Gyou,Seong, Hyeon-Kyeong,Han, Young-Hwan 한국전기전자학회 2002 전기전자학회논문지 Vol.6 No.2

본 논문에서는 멀티미디어 환경을 위한 얼굴 인식 시스템을 구현하였다. 본 얼굴 인식 시스템에서는 얼굴 영역을 선정하고 출력하는 처리시간의 단축과 인식률 향상을 위한 설계에 중점을 두었다. 전형적인 RGB 색상체계를 변형 없이 사용함으로써 색상체계 변환에 필요한 시간을 감소시켰으며, 얼굴 특성을 이용한 알고리즘과 신경망 기법을 활용하여 인식률을 향상시켰다. 본 시스템은 입력된 영상을 모자이크화 시킨 후 모자이크 블록의 색상 분석을 통하여 얼굴 색상 후보 블록을 선정하고, 얼굴이 가지는 특성을 활용하여 잘못 검색된 얼굴 색상 후보 블록을 제거한다 잘못 검색된 얼굴 색상 후보 블록이 제거된 모자이크 블록 영역에서 신경망의 입력으로 사용될 4가지 특성 값을 산출하여 오류 역전파 학습과정을 거친 신경망에서 처리한 후 그 출력 값을 가지고 얼굴 영역의 진위 여부를 판단하게 된다. 본 논문에서 구현된 시스템은 복수의 인원이 포함된 10장의 입력영상을 사용하여 실험한 결과 0.1초미만의 처리시간 내에 90%의 얼굴 인식률을 보여주었다. 이 결과는 멀티미디어 동영상의 응용을 위한 얼굴인식 시스템으로 충분히 이용될 수 있을 것이다. This paper is the realization of the face recognition system for multimedia application. This system is focused on the design concerning the improvement of recognition rate and the reduction of processing time for face recognition. The non-modificated application of typical RGB color system enables the reduction of time required for color system transform. The neural network and the application of algorithm using face characteristic improves the recognition rate. After mosaicking an image, a face-color block has been selected through the color analysis of mosaic block. The characteristic of the face removes the mis-checked face-color candidate block. Finally, from the face color block, four special values are obtained. These values are processed to the neural network using the back propagation algorithm. The output values are the touchstone to decide the genuineness of face field. The realized system showed 90% of face recognition rate with less than 0.1 second of processing time. This result can be understood as sufficient processing time and recognition rate to find out the face block for multimedia application in dynamic image.

관리자를 위한 리눅스 서버 시스템 모니터링 및 제어 솔루션 구현

장성원(Sung-Won Jang),박찬홍(Chan-Hong Park),박상주(Sang-Ju Park),성현경(Hyeon-Kyeong Seong) 한국콘텐츠학회 2011 한국콘텐츠학회 종합학술대회 논문집 Vol.9 No.1

ROM 構造를 갖는 電流방식 COMS 回路에 依한 GF ( $2^m$ ) 上의 演算器 설계

유인권,성현경,강성수,김흥수,Yoo, In-Kweon,Seong, Hyeon-Kyeong,Kang, Sung-Su,Kim, Heung-Soo 대한전자공학회 1988 전자공학회논문지 Vol. No.

本 論文에서는 多値論理 函數를 계산하기 위해 GF ($2^m$)上의 元素生成, 加算, 裵算 및 除算에 대한 알고리듬을 제시하고 이 알고리듬에 의한 加算과 裵算의 결과를 ROM 構造의 電流방식 CMOS 回路로 設計하였다. 제시된 황算 알고리듬은 GF ($2^m$)上에서 多値論理 函數의 계산에 있어서 표조사방법이나 유클리드 알고리듬이 要하는 많은 양의 계산을 決數 m의 증가에 관계없이 범용 컴퓨터를 이용해 비교적 용이하게 처리할 수 있다. 또한 제시한 ROM 構造의 電流방식 CMOS 回路로 대칭적 多値論理値表 回路設計에 적합하고 GF ($2^m$)上의 加算 및 裵算을 동시에 실현할 수 있다. In this paper, it is presented element generation, addition, multiplication and division algorithm over GF ($2^m$) to calculate multiple-valued logic function. The results of addition and multiplication among these algorithms are applied to the current mode CMOS circuits with ROM structure to design of adder and multiplier on GF ($2^m$). Table-lookup and Euclid's algorithm are required the computation in large quentities when multiple-valued logic functions are developed on GF ($2^m$). On the contrary the presented operation algorithms are prefered to the conventional methods since they are processed without relation to increasing degree m in the general purpose computer. Also, the presened logic circuits are suited for the circuit design of the symmetric multiplevalued truth-tables and they can be implemented addition and multiplication on GF ($2^m$) simultaueously.