H.264 하이프로파일 인트라 프레임 부호화기 설계

서기범,Suh, Ki-Bum 한국정보통신학회 2011 한국정보통신학회논문지 Vol.15 No.11

이 논문에서는, 화면내 예측기, CAVLC(구문기반 적응가변길이 부호화기), DDR2 메모리 제어모듈을 집적화한 H.264 하이프로파일 화면내 부호화기를 제안한다. 설계된 부호화기는 한 매크로블록당 440 cycle에 동작할 수 있으며, 부호화기의 기능을 검증하기 위하여, JM13.2으로부터 참조 C 코드를 개발하고, 참조 C코드로부터 생성된 테스트벡터를 이용하여 개발된 하드웨어를 검증하였다. 개발된 부호화기는 FPGA에서 검증하였으며, DMA 는 200MHz에서, 부호화기모듈은 50MHz에서, 영상입력모듈(VIM)은 25MHz에서 동작한다. 회로의 크기는 Virtex 5XC5VLX330을 사용시에 약 20%의 LUT(43099개)를 사용하였다. In this paper, H.264 high profile intra frame encoder, which integrates intra prediction, context-based adaptive variable length coding(CAVLC), and DDR2 memory control module, is proposed. The designed encoder can be operated in 440 cycle for one-macroblock. In order to verify the encoder function, we developed the reference C from JM 13.2 and verified the developed hardware using test vector generated by reference C. The designed encoder is verified in the FPGA (field programmable gate array) with operating frequency of 200 MHz for DMA (direct memory access), operating frequency of 50 MHz of Encoder module, and 25 MHz for VIM(video input module). The number of LUT is 43099, which is about 20 % of Virtex 5 XC5VLX330.

H.264 Encoder Hardware Chip설계

서기범,Suh, Ki-Bum 한국정보통신학회 2009 한국정보통신학회논문지 Vol.13 No.12

본 논문에서는 AMBA 기반으로 사용될 수 있는 H.264용 Encoder Hardware 모듈 (Intra Prediction, Deblocking Filter, Context-Based Adaptive Variable Length Coding, Motion Estimation)을 Integration하여 설계하였다. 설계된 모듈은 한 매크로 블록당 최대 440 cycle내에 동작한다. 제안된 인코더 구조를 검증하기 위하여 JM 9.4부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하여 설계 된 회로를 검증하였다. 제안된 회로는 최대 166MHz clock에서 동작하며, 합성결과 Charterd 0.18 um 공정에 램 포함 약 173만 gate 크기이다. MPW제작시 chip size $6{\times}6mm$의 크기와 208 pin의 Package 형태로 제작 하였다. In this paper, we propose H.264 Encoder integrating Intra Prediction, Deblocking Filter, Context-Based Adaptive Variable Length Coding, and Motion Estimation encoder module. This designed module can be operated in 440 cycle for one-macroblock. To verify the Encoder architecture, we developed the reference C from JM 9.4 and verified the our developed hardware using test vector generated by reference C. The designed circuit can be operated in 166MHz clock system, and has 1800K gate counts using Charterd 0.18 um process including SRAM memory. Manufactured chip has the size of $6{\times}6mm$ and 208 pins package.

다단 논리를 위한 위상할당 알고리듬에 관한 연구

서기범(Ki-Bum Suh),김애신(Ae-Sin Kim),이재홍(Jae-Heung Lee),신현철(Hyun-Chul Shin),정정화(Jong-Wha Chong) 대한전자공학회 1990 대한전자공학회 학술대회 Vol.1990 No.11

LTE-R 기술을 적용한 입환진로표시기 무선제어시스템 연구

서기범,임철후,이광희,어성욱,정왕국,Suh, Ki-Bum,Im, Chul-Hoo,Lee, Kwang-Hee,Oa, Seong-Wook,Joeng, Wang-Kuk 대한전기학회 2017 전기학회논문지 Vol.66 No.1

The railway has recently been expanded with the phase of the future transportation. Accordingly, using the new technologies such as smart devices and LTE-R, the needs for reducing operational costs and improving passenger services have emerged. To realize these needs, the government is pushing to build the dedicated wireless network for the railway systems. In this paper, the shunting route indicator was selected for this study because it has the best effect for the wireless system removed lots of wired cables. And the wireless shunting route indicator applied with LTE-R technology was developed to replace the current wired control system. The functional goal(the wireless control function applied LTE-R), the performance goal(less than 300ms for transferring the control information), and the reliability goal(over the 100,000 hours for MTBF) were set, and these goals were achieved and demonstrated through the test and validation.

LTE-R 기술을 적용한 입환진로표시기 무선제어시스템 연구

서기범(Ki-Bum Suh),임철후(Chul-Hoo Im),이광희(Kwang-Hee Lee),어성욱(Seong-Wook Oa),정왕국(Wang-Kuk Joeng) 대한전기학회 2017 전기학회논문지 Vol.66 No.2

The railway has recently been expanded with the phase of the future transportation. Accordingly, using the new technologies such as smart devices and LTE-R, the needs for reducing operational costs and improving passenger services have emerged. To realize these needs, the government is pushing to build the dedicated wireless network for the railway systems. In this paper, the shunting route indicator was selected for this study because it has the best effect for the wireless system removed lots of wired cables. And the wireless shunting route indicator applied with LTE-R technology was developed to replace the current wired control system. The functional goal(the wireless control function applied LTE-R), the performance goal(less than 300ms for transferring the control information), and the reliability goal(over the 100,000 hours for MTBF) were set, and these goals were achieved and demonstrated through the test and validation.

hCG Kit 제조(製造)에 관(關)한 연구(硏究)

서기범 ( Ki Bum Suh ),이정찬 ( Chung Chan Lee ),장철수 ( Choul Soo Chang ) 대한임상검사과학회 1988 대한임상검사과학회지(KJCLS) Vol.20 No.1

Fractal 압축방법을 위한 DCT 계수를 사용한 도메인 탐색 방법

서기범,정정화,Suh, Ki-Bum,Chong, Jong-Wha 대한전자공학회 2000 電子工學會論文誌-SP (Signal processing) Vol.37 No.2

This paper proposes a fractal compression method using the domain classification and local searching, which utilize DCT coefficient characteristic Generally, the fractal Image encoding method has a time consuming process to search a domain to be matched with range block In order to reduce computation complexity, the domain and range regions are respectively classified into 4 category by using the characteristics of DCT coefficients and each range region is encoded by a method suitable for the property of its category Since the bit amount of the compressed image depends on the number of range blocks, the matching of domain block and range block is induced on the large range block by using local search, so that compression ratio is increased by reducing the number of range block In the local search, the searching complexity is reduced by determining the direction and distance of searching using the characteristics of DCT coefficients The experimental results shows that the proposed algorithm have 1 dB higher PSNR and 0 806 higher compression ratio than previous algorithm. 본 논문에서는 DCT 계수특성을 이용한 도메인 분류방법과 부분 탐색방법을 사용한 프랙탈 압축방법을 제안한다 일반적으로 프랙탈 영상 부호화 방법은 레인지 블록과 매칭되는 도메인을 탐색하는데 많은 시간이 걸리는 문제점을 갖는다 이를 해결하기위해 DCT계수 특성을 이용하여 4가지 영역으로 분류하여 탐색을 함으로서 시간복잡도를 해결하고, 분류된 특성에 따라 적합한 부호화 과정을 수행한다 프랙탈 영상의 압축율은 레인지 블록의 개수에 의해 결정되므로, 도메인 영역의 데이터와 레인지 영역의 데이터 매칭을 부분 탐색 과정을 통해 큰 레인지 영역에서 수행되게 유도함으로써 영상의 압축율을 높일 수 있었다 이때 DCT계수의 특성을 이용해 부분 탐색의 방향과 거리를 결정하므로써 부분 탐색의 시간 복잡도를 줄였다 제안한 알고리듬을 실제 영상에 적용하여 실험한 결과, 기존 알고리듬의 결과에 비하여 화질은 1 dB, 압축율은 0 806 이상의 향상된 결과를 얻었다.

H.264 율제어 알고리듬의 하드웨어 설계

서기범(Suh, Ki-Bum) 한국산학기술학회 2010 한국산학기술학회논문지 Vol.11 No.1

본 논문에서는 H.264 방식의 full HD실시간영상압축을 위한 율제어 모듈의 새로운 구조를 제안한다. 제안된 구조에서는 각 매크로블록 라인(full HD의 경우 120 매크로 블록, CIF 의 경우 22 매크로 블록)을 따라 율제어 알고 리즘을 사용함으로서 QP 가 변경된다. JM의 H.264 율제어 알고리듬에는 복잡한 산술연산과 부동 소숫점 연산을 가 지고 있기 때문에, 정수형 산술 CPU 를 통한 율제어 알고리듬의 구현은 불가능하다. 따라서 우리는 부동 소숫점 연 산 유닛을 채용하고, 이 부동소숫점 연산 유닛을 이용하여, 율제어 알고리듬을 구현하였으며, 이 하드웨어를 통하여 실시간에 동작할 수 있음을 확인하였다 In this paper, we propose a novel hardware architecture for Rate control module for real time full HD video compression. In the proposed architecture, QP is updated by using the rate control algorithm to every the macroblock line(120MB for Full HD, 20MB for CIF image). Since there are many complex arithmetic and floating point arithmetic in rate control algorithm of JM for H.264, it is impossible to process the rate control algorithm using the integer arithmetic CPU core. So we adopted floating point arithmetic unit in our architecture, and implemented the rate control algorithm using the floating unit. With this implemented hardware, the implemented hardware is verified to be operated in real time.

H.264 High-Profile Intra Prediction 모듈 설계

서기범,이혜윤,이용주,김호의,Suh, Ki-Bum,Lee, Hye-Yoon,Lee, Yong-Ju,Kim, Ho-Eui 한국정보통신학회 2008 한국정보통신학회논문지 Vol.12 No.11

본 논문에서는 AMBA 기반으로 사용될 수 있는 H.264용 High Profile Intra Prediction을 구조를 제안한다. 설계된 모듈은 한 매크로 블록 당 최대 306 cycle내에 동작한다. 제안된 Encoder 구조를 검증하기 위하여 JM 13.2로부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하여 설계된 회로를 검증하였다. 우리는 Hardware cost를 줄이기 위하여 plan mode를 제거 하였고, SAD 계산 방법과 8 pixel 병렬처리 등을 사용하여 Hardware cost와 cycle을 줄이는 방법을 채택하였다. 제안된 회로는 Full HD1080@fps 영상을 133MHz clock에서 동작시킬 수 있으며, 합성결과 TSMC 0.18um 공정에 램 포함 25만gate크기 이다. In this paper, we propose an novel architecture for H.264 High Profile Encoder Intra Prediction module. This designed module can be operated in 306 cycle for one-macroblock. To verify the Encoder architecture, we developed the reference C from JM 13.2 and verified the our developed hardware using test vector generated by reference C. We adopt plan removal and SAD calculation to reduce the Hardware cost and cycle. The designed circuit can be operated in 133MHz clock system, and has 250K gate counts using TSMC 0.18 um process including SRAM memory.

얼굴인식을 위한 실시간 하드웨어 설계

서기범,차선태,Suh, Ki-Bum,Cha, Sun-Tae 한국정보통신학회 2013 한국정보통신학회논문지 Vol.17 No.2

본 논문에서는 Adaboost알고리즘을 이용한 얼굴인식 하드웨어 시스템의 구조를 제안하였다. 제안된 하드에어 구조는 초당 30프레임을 가지며 실시간 처리가 가능하다. 또한 Adaboost알고리즘을 이용하여 얼굴 특징 데이터를 학습하였고, 영상 크기 축소부와 적분 영상 추출부 그리고 얼굴 비교부, 메모리 인터페이스부, 데이터 그룹화, 검출결과 표시부 등으로 구성되었다. 제안된 하드웨어 구조는 사이클당 1포인트를 계산 할 수 있는 구조로 속도의 향상을 가져오며 full HD($1920{\times}1080$)의 경우에는 총 사이클 수 $2,316,087{\times}30=69,482,610$로 약 70MHz의 속도를 가진다. 제안된 하드웨어 구조는 Verilog HDL로 디자인되었고, Mentor Graphics Modelsim을 이용하여 검증하였으며, 합성은 FPGA Xilinx Virtex5 XC5VLX330을 이용하여 칩의 대략 35%인 74,757 Slice LUT와 45MHz의 주파수에서 동작한다. This paper propose the hardware architecture of face detection hardware system using the AdaBoost algorithm. The proposed structure of face detection hardware system is possible to work in 30frame per second and in real time. And the AdaBoost algorithm is adopted to learn and generate the characteristics of the face data by Matlab, and finally detected the face using this data. This paper describes the face detection hardware structure composed of image scaler, integral image extraction, face comparing, memory interface, data grouper and detected result display. The proposed circuit is so designed to process one point in one cycle that the prosed design can process full HD($1920{\times}1080$) image at 70MHz, which is approximate $2316087{\times}30$ cycle. Furthermore, This paper use the reducing the word length by Overflow to reduce memory size. and the proposed structure for face detection has been designed using Verilog HDL and modified in Mentor Graphics Modelsim. The proposed structure has been work on 45MHz operating frequency and use 74,757 LUT in FPGA Xilinx Virtex-5 XC5LX330.