H.264 율제어 알고리듬의 하드웨어 설계

국문 초록 (Abstract)

본 논문에서는 H.264 방식의 full HD실시간영상압축을 위한 율제어 모듈의 새로운 구조를 제안한다. 제안된 구조에서는 각 매크로블록 라인(full HD의 경우 120 매크로 블록, CIF 의 경우 22 매크로 블록)을 따라 율제어 알고 리즘을 사용함으로서 QP 가 변경된다. JM의 H.264 율제어 알고리듬에는 복잡한 산술연산과 부동 소숫점 연산을 가 지고 있기 때문에, 정수형 산술 CPU 를 통한 율제어 알고리듬의 구현은 불가능하다. 따라서 우리는 부동 소숫점 연 산 유닛을 채용하고, 이 부동소숫점 연산 유닛을 이용하여, 율제어 알고리듬을 구현하였으며, 이 하드웨어를 통하여 실시간에 동작할 수 있음을 확인하였다

다국어 초록 (Multilingual Abstract)

In this paper, we propose a novel hardware architecture for Rate control module for real time full HD video compression. In the proposed architecture, QP is updated by using the rate control algorithm to every the macroblock line(120MB for Full HD, 20MB for CIF image). Since there are many complex arithmetic and floating point arithmetic in rate control algorithm of JM for H.264, it is impossible to process the rate control algorithm using the integer arithmetic CPU core. So we adopted floating point arithmetic unit in our architecture, and implemented the rate control algorithm using the floating unit. With this implemented hardware, the implemented hardware is verified to be operated in real time.

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