북한 급변사태시 안정화작전에 대한 연구

노원우,장유상 육군군사연구소 2016 군사연구 Vol.- No.141

A number of studies have been made to date with regard to the stabilization of North Korea, but mainly by a significant number of studies done about stabilization in Iraq or Afghanistan. However these examples are fundamentally different to the stabilization of North Korea which South Korea army is seeking. This is due to the difference in object itself, which is the United States and South Korea perform stabilization Operation. The purpose of this study was to find what to worry and part in preparing for stabilization of North Korea from Japan's colonial rule. Because it is estimated that attention to the current ROK overlooking the North and meaning of stabilization want to run in the North is fundamentally the same as it of the Japan conducted to Korea. Although the remaining period to the blot on the history of Korea, I revised from a modern perspective on sophisticated way past the Japanese government tried to Korea and looked derive from significance of the military side, debates about illegal or inhumane crime of Japan which contact the national level in the past a while back. 유사시 북한지역의 안정화와 관련하여 아프간 전쟁 또는 이라크 전쟁 시의 안정화작전을 대상으로 연구가 이루어지고 있으나, 이러한 사례들은 한국군이 추구하는 북한지역의 안정화작전과는 근본적으로 차이가 있다. 이에 본 연구는 한국군의 입장에서 북한지역의 안정화를 위해 어떠한 부분에서 고민하고 준비를 해야 하는지에 대한 과업을 과거 일본의 식민지 통치 속에서 찾아보고자 하였다. 이는 현재의 한국군이 북한을 대상으로 한 안정화작전의 목적 및 최종상태를 구상하는 모습이 과거 일본이 한반도를 대상으로 시행했던 안정화작전의 목적 및 최종상태를 구상한 모습과 유사하다고 판단하였기 때문이다. 이를 위해 과거 일본의 불법적인 범죄나 비인도적인 행위에 대한 논란은 잠시 뒤로하고 비교적 효율적이고, 정교했던 타 국가에 대한 통치방식에 대해 중점을 두고 분석하였으며, 이를 현대적인 관점에서 재조명해보고 군사적인 측면에서도 의의를 도출해 보았다.

“멀티코어/매니코어 시스템 소프트웨어” 특집을 내면서

노원우(Won Woo Ro),김종찬(Jong-Chan Kim) 한국정보과학회 2017 정보과학회지 Vol.35 No.10

CAMEL: 연세대학교 국제 캠퍼스 컴퓨터 구조 및 메모리 시스템 연구실(http://camelab.org/)

노원우(Sanghyo Song) 한국정보과학회 2017 정보과학회지 Vol.35 No.10

SSD 내장형 경량화 된 정규표현식 매칭 가속기 구조의 설계

정원섭,노원우 대한전자공학회 2019 전자공학회논문지 Vol.56 No.9

This paper presents a lightweight regular expression (regexp) matching accelerator architecture for embedding in a solid state drive (SSD). In-storage processing (ISP) is a technique to offload data-centric applications to the storage device for high data processing performance. Adopting the ISP technique for regexp matching can improve matching performance. However, achieving high regexp matching performance using the embedded CPU in an SSD is challenging. Also, embedding previously proposed finite state machine (FSM) based regexp matching accelerators can induce hardware cost problem since the accelerators leverage on-chip memory intensively to store the state transition information of FSM. We propose a regexp accelerator architecture that employs simple hardware pattern matching modules and attains matching performance which corresponds to internal data transfer bandwidth of an SSD. Moreover, we propose a technique to reduce on-chip memory overhead by sharing the memory between the matching modules. We implement our accelerator architecture using computer system architecture simulator and evaluate the matching performance improvement of the accelerator. The results show that the accelerator achieves maximum 194% matching performance improvement compared to the conventional computer system. In addition, the accelerator requires 56.8% less on-chip memory area compared to the baseline matching module. 본 논문은 solid state drive (SSD)에 내장하기 위해 경량화 된 정규표현식 매칭 가속기 구조에 관한 연구이다. SSD에 내장된 연산 장치를 이용해 데이터를 처리하는 인-스토리지 프로세싱 (ISP) 기술은 대규모 데이터를 효과적으로 처리하기 위한 기술이며, 정규표현식 매칭은 ISP 기술을 적용해 높은 매칭 성능을 얻을 수 있다. 그러나 SSD 내부 임베디드 CPU를 사용한 정규표현식 매칭은 그 성능이 제한적이며, 기존에 제안된 finite state machine (FSM) 기반 정규표현식 매칭 가속기를 내장할 경우 FSM의 상태 전이 정보를 저장하기 위한 온-칩 메모리의 사용에 따른 하드웨어 비용증가 문제가 발생할 수 있다. 본 논문에서는 간단한 구조의 FSM 기반 패턴 매칭 하드웨어 모듈을 다수 사용해 SSD 내부 데이터 전송 대역폭에 준하는 정규표현식 매칭 성능을 얻는 가속기의 구조를 제안한다. 또한 가속기의 온-칩 메모리 사용량을 줄이기 위한 매칭 모듈 간에 온-칩 메모리를 공유하기 기술을 제안한다. 시뮬레이터를 사용한 실험 결과 제안하는 가속기를 사용한 정규표현식 매칭은 기존 컴퓨터 시스템 대비 최대 194%의 매칭 성능 향상을 얻을 수 있음을 확인하였으며, 제안하는 가속기가 필요로 하는 온-칩 메모리의 면적은 기존 가속기 대비 56.8% 작음을 확인하였다.

An Efficient Parallelized Algorithm of SEED Block Cipher on Cell BE

김덕호,이재영,노원우,Kim, Deok-Ho,Yi, Jae-Young,Ro, Won-Woo Korea Information Processing Society 2010 정보처리학회논문지 A Vol.17 No.6

본 논문에서는 Cell BE 프로세서를 사용한 효율적인 병렬 블록 암호화 알고리즘을 제시한다. 제안하는 알고리즘은, 이종 프로세서인 Cell BE의 특성을 효율적으로 활용하기 위하여 PPE와 SPE에 서로 다른 부호화/복호화 방식을 적용하여 그 성능을 개선하였다. 본 논문에 제시된 구현 방식을 바탕으로 검증된 결과에 따르면, 제안하는 알고리즘은 고성능 네트워크 시스템을 지원할 수 있는 2.59Gbps의 성능을 보여준다. 이는, 다른 다중 코어 프로세서의 병렬 구현 방식과 비교할 때, 1.34배 증가된 성능의 부호화/복호화 속도를 제공한다. In this paper, we discuss and propose an efficiently parallelized block cipher algorithm on the CELL BE processor. With considering the heterogeneous feature of the CELL BE architecture, we apply different encoding/decoding methods to PPE and SPE and improve the throughput. Our implementation was fully tested, with execution results showing achievement of high throughput, capable of supporting as high network speed as 2.59 Gbps. Compared to various parallel implementations on multi-core systems, our approach provides speedup of 1.34 in terms of encoding/decoding speed.

다중 시그니처 비교를 통한 트랜잭셔널 메모리의 충돌해소 정책의 성능향상

김덕호,오두환,노원우,Kim, Deok-Ho,Oh, Doo-Hwan,Ro, Won-W. 한국정보처리학회 2011 정보처리학회논문지 A Vol.18 No.1

다중 코어 프로세서가 널리 보급되면서 멀티 쓰레디드 프로그램 상의 동기화를 용이하게 구현할 수 있는 해결 방안으로 트랜잭셔널 메모리가 각광을 받고 있다. 이를 위해 고성능의 하드웨어 트랜잭셔널 메모리에 관한 연구가 활발히 진행되고 있으며, 대표적인 연구결과로 UTM, VTM, FastTM, LogTM, LogTM-SE 등이 소개되었다. 특히, 충돌 감지 정책으로 시그니처를 사용한 LogTM-SE는 효율적인 메모리 관리와 쓰레드 스케쥴링을 통해 고성능의 트랜잭셔널 메모리를 구현하였다. 하지만, 이 방식은 프로세서 내부의 코어 수가 증가하는 것에 비례하여 한 코어가 비교해야 하는 시그니처의 수가 증가하는 문제점을 갖고 있다. 이는 시그니처 처리 과정에서 병목현상을 야기하여 전체 성능을 저해하는 요인이 될 수 있다. 본 논문에서는 시그니처 비교 과정에서 나타날 수 있는 이러한 병목 현상을 개선하여 전체 트랜잭셔널 메모리의 성능 향상을 이루고자 다중 시그니처 비교 방식의 새로운 구조를 제안한다. As era of multi-core processors has arrived, transactional memory has been considered as an effective method to achieve easy and fast multi-threaded programming. Various hardware transactional memory systems such as UTM, VTM, FastTM, LogTM, and LogTM-SE, have been introduced in order to implement high-performance multi-core processors. Especially, LogTM-SE has provided study performance with an efficient memory management policy and a practical thread scheduling method through conflict detection based on signatures. However, increasing number of cores on a processor imposes the hardware complexity for signature processing. This causes overall performance degradation due to the heavy workload on signature comparison. In this paper, we propose a new architecture of multiple signature comparison to improve conflict detection of signature based transactional memory systems.

Highly Secure Mobile Devices Assisted with Trusted Cloud Computing Environments

오도환,김균수,노원우,김일규,이상민 한국전자통신연구원 2015 ETRI Journal Vol.37 No.2

Mobile devices have been widespread and become very popular with connectivity to the Internet, and a lot of desktop PC applications are now aggressively ported to them. Unfortunately, mobile devices are often vulnerable to malicious attacks due to their common usage and connectivity to the Internet. Therefore, the demands on the development of mobile security systems increase in accordance with advances in mobile computing. However, it is very hard to run a security program on a mobile device all of the time due the device’s limited computational power and battery life. To overcome these problems, we propose a novel mobile security scheme that migrates heavy computations on mobile devices to cloud servers. An efficient data transmission scheme for reducing data traffic between devices and servers over networks is introduced. We have evaluated the proposed scheme with a mobile device in a cloud environment, whereby it achieved a maximum speedup of 13.4 compared to a traditional algorithm.

멀티코어 프로세서의 개발 동향 및 성능/전력 특성 분석

정이품(I Poom Jeong),노원우(Won Woo Ro) 대한전자공학회 2016 대한전자공학회 학술대회 Vol.2016 No.6

This paper analyzes various multi-core architectures that have been proposed for decades to increase the performance or power efficiency of processors. First, we investigate representatives of each type of multi-core architecture in detail. Then, we estimate the performance and power efficiency by modeling them into cycle-accurate simulator. As a result, we conclude that each type of architecture shows different characteristics on the perspective of optimization point. Therefore, architects need to consider their purpose of designing processors, such as target applications, high-performance computing, and low-power computing.

트랜잭셔널 메모리 시스템의 성능향상을 위한 선택적 트랜잭셔널 메모리 충돌해결정책

전원 ( Won Jeon ),노원우 ( Won Woo Ro ) 한국정보처리학회 2014 한국정보처리학회 학술대회논문집 Vol.21 No.1

트랜잭셔널 메모리는 다중 코어 시스템에서 lock 을 대체할 메모리 동기화 기법으로 소개되었다. 트랜잭셔널 메모리를 사용하는 시스템에서 같은 주소의 메모리에 동시에 접근하여 충돌이 일어 난 트랜잭션은 충돌해결정책에 의해 유효화 될지 버려질지 선택된다. 기존의 트랜잭셔널 메모리는 고정된 충돌해결정책을 사용하여, 상황에 따라 가장 유리한 트랜잭션을 선택 해주지 못하는 한계가 있었다. 본 논문에서는 상황에 따라 여러 정책 중 유리한 충돌해결정책을 판단하여 적용시키는 방법을 제안한다. STAMP 벤치마크를 통한 시뮬레이션 결과, 제안하는 방법은 기존에 사용되는 Timestamp, Karma 중돌해결정책 대비 평균 22% 높은 성능 향상을 보였다.

Solid-state Drive 내장형 SIMT 기반 MapReduce 가속기 구조 설계

정 원 섭,노원우 대한전자공학회 2019 전자공학회논문지 Vol.56 No.10

MapReduce programming model is widely used to analyze large scale data in parallel. MapReduce programming acceleration technique using GPGPU has been studied to achieve high computing performance. However, the performance improvement of the MapReduce acceleration with GPGPU can be limited to the data transfer bandwidth between storage and host system. In this paper, we propose MapReduce accelerator architecture, which performs given map and reduce within solid state drive. Our accelerator architecture exploits a computing unit which is the extension of single instruction multi thread (SIMT) architecture. The unit includes additional execution pipeline for reduction-based MapReduce execution and a new instruction for the pipeline. Multiple SIMT units process data near the flash channels in parallel and each unit pipelines the execution of reduction-based MapReduce in two stages to hide flash memory access latency; Raw data buffering & Map and Reduce. The performance improvement is evaluated by GPGPU-Sim and our accelerator achieves 1.41 times higher processing throughput than a discrete GPU. MapReduce 프로그래밍 모델은 대규모의 데이터를 병렬 처리하기 위해 널리 사용되고 있으며, GPGPU를 사용해 MapReduce 프로그래밍 모델의 실행을 가속하기 위한 연구가 진행되었다. 하지만, GPGPU를 사용한 가속 방식은 저장 장치와 호스트 시스템간 인터페이스의 데이터 전송 대역폭에 의해 성능이 제한 받는 문제점을 가지고 있다. 본 논문에서는 이러한 문제점을 해결하기 위해 SSD에 내장 가능한 MapReduce 가속기 구조를 제안하며, 제안하는 가속기를 사용해 얻을 수 있는 성능 향상을 평가한다. 제안하는 가속기의 연산 장치는 GPGPU의 single instruction multi thread (SIMT) 구조를 확장하여, reduction 기반 MapReduce 애플리케이션을 가속하기 위한 실행 파이프라인 및 이를 사용하기 위한 명령어를 가진다. 다수의 SIMT 연산기는 플래시 채널에 근접해 병렬적으로 데이터를 처리하며, 플래시 메모리 접근 지연시간을 감추기 위해 reduction 기반 MapReduce 애플리케이션의 실행을 로우 데이터 버퍼링 및 map/reduce 두 단계로 파이프라인을 구성해 처리한다. 시뮬레이션을 통한 가속기의 성능 이득 평가 결과, 가속기를 사용해 파이프라인 된 reduction 기반 MapReduce 애플리케이션을 실행할 경우 외장 GPU 사용 대비 평균 1.41배의 성능 향상을 얻었다.