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Rail-to-Rail의 입력 신호 범위를 가지는 12-bit 1MS/s 축차비교형 아날로그-디지털 변환기
김두연(DooYeoun Kim),정재진(JaeJin Jung),임신일(Shinil Lim),김석기(Suki Kim) 대한전기학회 2010 전기학회논문지 Vol.59 No.2
As CMOS technology continues to scale down, signal processing is favorably done in the digital domain, which requires Analog-to-Digital(A/D) Converter to be integrated on-chip. This paper presents a design methodology of 12-bit 1-MS/s Rail-to-Rail fully differential SAR ADC using Deep N-well Switch based on binary search algorithm. Proposed A/D Converter has the following architecture and techniques. Firstly, chip size and power consumption is reduced due to split capacitor array architecture and charge recycling method. Secondly, fully differential architecture is used to reduce noise between the digital part and converters. Finally, to reduce the mismatch effect and noise error, the circuit is designed to be available for Rail-to-Rail input range using simple Deep N-well switch. The A/D Converter fabricated in a TSMC 0.18um 1P6M CMOS technology and has a Signal-to-Noise-and-Distortion-Ratio(SNDR) of 69 ㏈ and Free-Dynamic-Range (SFDR) of 73 ㏈. The occupied active area is 0.6㎟
Double Binary 터보 디코딩을 위한 Improved Max-Log-MAP 알고리즘의 효율적인 설계
권건우(Kon-Woo Kwon),김용태(Yongtae Kim),박정우(Jeongwoo Park),백광현(Kwang-Hyun Baek),김석기(Suki Kim) 대한전기학회 2008 대한전기학회 학술대회 논문집 Vol.2008 No.10
이중 이진 (double binary) 터보 디코더는 오류 정정 코드 중 하나로써, 높은 오류 정정 성능으로 인해 IEEE 802.16 표준 (WiMAX)에서 사용되고 있다. Maximum a posteriori probability (MAP) 디코딩 블록은 이중 이진 터보 디코더의 가장 핵심적인 블록으로, 본 논문은 이를 구현하기 위한 알고리즘 중 하나인 improved Max-Log-MAP 암고리즘에 대한 효율적인 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 기존의 하드웨어 구조와 비교하였을 때, 오류 정정 성능은 동일한 반면, 구현 복잡도는 감소한다. 0.13um 공정에서 입력 비트폭을 8비트로 가정하고 시뮬레이션 한 결과, 속도와 칩 면적, 그리고 소비전력 측면에서 각각 8.92%, 18.45%, 그리고 29.93%의 향상을 보인다. 제안하는 구조를 WiMAX 설계에 적용하여 성능 개선을 이끌어낼 수 있다.
저비용, 저전력 카메라 폰 구현을 위한 하드웨어 자원 공유가 가능한 카메라 제어 프로세서의 설계
임규삼(Kyusam Lim),백광현(Kwang-Hyun Baek),김석기(Suki Kim) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.3
본 논문에서는 저비용, 저전력 카메라 폰 구현을 위한 하드웨어 자원 공유가 가능한 구조의 카메라 제어 프로세서를 제안한다. 제안한 카메라 제어 프로세서의 구조는 내부에 직접 접근 경로를 내장함으로써 베이스 밴드 프로세서가 카메라 제어 프로세서의 하드웨어 자원을 직접 활용할 수 있도록 하여 베이스 밴드 프로세서의 기능 확장과 성능 향상을 도모하는데 그 목적이 있다. 또한, 제안한 구조와 결합하여 블록 단위 클럭 차단 기법을 적용하여 저전력 소비를 구현한 결과를 기술하였다. 따라서 제안한 카메라 제어 프로세서는 시스템의 하드웨어 자원 효율성을 향상시켜 저전력, 저비용 카메라 폰 시스템 구현을 가능하게 한다. 제안한 카메라 제어 프로세서는 0.18um CMOS 공정을 사용하여 제작되었으며 면적은 3.8㎜ × 3.8㎜이다. In this paper, we propose a hardware resource sharable camera control processor (CCP) for low-cost and low-power camera cell phones. The main idea behind the proposed architecture is that adds direct access paths in the CCP to share its hardware resources so that the baseband processor expands its capabilities and boosts its performance by utilizing CCP's hardware resources. In addition, we applied a module grain clock-gating method to reduce power dissipation. Hence, the CCP can realize low-power and low-cost camera cell phones with greater hardware efficiency. This chip was fabricated in a 0.18um CMOS process with an active area of 3.8㎜ × 3.8㎜.
고속 저전력 동작을 위한 개방형 파이프라인 ADC 설계 기법
김신후,김윤정,윤재윤,임신일,강성모,김석기,Kim Shinhoo,Kim Yunjeong,Youn Jaeyoun,Lim Shin-ll,Kang Sung-Mo,Kim Suki 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.1a
본 논문에서는 고속, 저전력 8-비트 ADC를 설계하는 기법들을 제안하였다. 비교적 적은 전력 소모를 가지면서 고속으로 동작 시키기 위해 기존의 파이프라인 구조인 MDAC를 이용한 폐쇄형 구조 대신에 개방형 구조를 채택하였다. 또한 Distributed THA와 캐스캐이드 형태의 구조를 이용하여 높은 샘플링 속도에 최적화 하였다. 제안한 각 단의 크로싱 지점을 판별하는 기법은 증폭기의 개수를 줄일 수 있도록 함으로서 저전력과 좁은 면적의 ADC 구현을 가능하게 하였다. 모의 실험 결과 500-MHz의 샘플링 속도와 1.8V 전원 전압에서 테스트에 필요한 디지털 회로까지 포함, 210mW의 전력을 소비함을 확인 할 수 있었다. 또한 1.2Vpp(Differential) 입력 범위와 200-MHz까지의 입력 주파수에서 8-비트에 가까운 ENOB를 가짐을 볼 수 있었다. 설계된 ADC는 $0.18{\mu}m$ 6-Metal 1-Poly CMOS 공정을 이용, $900{\mu}m{\times}500{\mu}m$의 면적을 차지한다. Some design techniques for high speed and low power pipelined 8-bit ADC are described. To perform high-speed operation with relatively low power consumption, open loop architecture is adopted, while closed loop architecture (with MDAC) is used in conventional pipeline ADC. A distributed track and hold amplifier and a cascading structure are also adopted to increase the sampling rate. To reduce the power consumption and the die area, the number of amplifiers in each stage are optimized and reduced with proposed zero-crossing point generation method. At 500-MHz sampling rate, simulation results show that the power consumption is 210mW including digital logic with 1.8V power supply. And the targeted ADC achieves ENOB of about 8-bit with input frequency up to 200-MHz and input range of 1.2Vpp (Differential). The ADC is designed using a $0.18{\mu}m$ 6-Metal 1-Poly CMOS process and occupies an area of $900{\mu}m{\times}500{\mu}m$