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Design of Iterative Divider in GF(2<sup>163</sup>) Based on Improved Binary Extended GCD Algorithm
강민섭,전병찬,Kang, Min-Sup,Jeon, Byong-Chan Korea Information Processing Society 2010 정보처리학회논문지 C : 정보통신,정보보안 Vol.17 No.2
본 논문에서는 표준기저(standard basis) 표기법을 이용하여 GF($2^{163}$) 상에서개선된 나눗셈 알고리듬을 제안하고, 제안한 알고리듬을 기반으로 한 반복 하드웨어 구조(iterative hardware structure)를 갖는 고속 나눗셈기를 설계한다. 제안한알고리듬은 이진 확장 GCD 알고리듬을 기본으로 하고 있으며, 모듈러감소 (modular reduction)를 위한 모든 산술연산은 기존의 방법과 달리 하나의 while루프 내에서 수행된다. 제안된 알고리듬을 기본으로 하여 설계된 나눗셈기는 모듈러 연산을 위한 각 모듈이 하나의 클럭에 의해서제어되므로 계산 속도가 매우 빠르다. 여기에서 사용하는 감소 다항식(reduction polynomial)은 SEC2 (Standards for Efficient Cryptography) 에서 권장하는 $f(x)=x^{163}+x^7+x^6+x^3+1$이며, 차수(degree) m은 163을 사용한다. 제안한 알고리듬은 Verilog HDL(Hardware Description Language)을 사용하여 FPGA로 구현되었으며, Xilinx-VirtexII XC2V8000 FPGA 상에서 85MHz로 동작함을 확인하였다. 또한, 구현 결과 및 성능 평가를 통하여 제안한 알고리듬의 종래의 두 알고리듬보다 성능이크게 개선됨을 보인다. In this paper, we first propose a fast division algorithm in GF($2^{163}$) using standard basis representation, and then it is mapped into divider for GF($2^{163}$) with iterative hardware structure. The proposed algorithm is based on the binary ExtendedGCD algorithm, and the arithmetic operations for modular reduction are performed within only one "while-statement" unlike conventional approach which uses two "while-statement". In this paper, we use reduction polynomial $f(x)=x^{163}+x^7+x^6+x^3+1$ that is recommended in SEC2(Standards for Efficient Cryptography) using standard basis representation, where degree m = 163. We also have implemented the proposed iterative architecture in FPGA using Verilog HDL, and it operates at a clock frequency of 85 MHz on Xilinx-VirtexII XC2V8000 FPGA device. From implementation results, we will show that computation speed of the proposed scheme is significantly improved than the existing two approaches.
LOSIM : VLSI의 설계검증을 위한 논리 시뮬레이션 프로그램
강민섭,이철동,유영욱,Kang, Min-Sup,Lee, Chul-Dong,Yu, Young-Uk 대한전자공학회 1989 전자공학회논문지 Vol. No.
본 논문은 mixed level에서 VLSI회로의 논리설계를 검증하기 위한 논리 레벨 시뮬레이터인 LOSM(LOgic SIMulatos)에 대해서 논의한다. 본논문에서는 8개의 신호값과 2개의 신호강도를 이용하여 일반소자, 기능소자, transmission게이트 그리고 tri-state 게이트의 경우 종래의 시뮬레이터$^{[5~6,9]}$보다 정확한 결과를 얻을 수 있는 모델링 방법을 제안한다. LOSIM은 rise delay와 fall delay를 사용하여 주어진 회로에 대한 타이밍 분석과 hazard 분석이 가능하다. Hazard분석 및 검출은 5상태의 신호값과 time queue를 이용한 scheduled time을 이용한다. 개발된 알고리듬은 SUN-3/160 워크그테이션상에서 C-언어를 사용하여 구현되었으며, 정적 RAM셀과 비동기 회로에 대해서 프로그램의 동작 예재로 하였다. The simulator described here-LOSIM(LOgic SIMulator)-was developed to verify the logic design for VLSI(Very Large Scale Integrated) circuits at mixed level. In this paper, we present a modeling approach to obtain more accurate results than conventional logic simulators [5-6,9] for general elements, functional elements, transmission gates and tri-state gates using eight signal values and two gignal strengths. LOSIM has the capability which can perform timing and hazard analysis by using assignable rise and fall delays. We also prosent an efficient algorithm to accurately detectdynamic and static hazards which may be caused by the circuit delays. Our approach is based on five logic values and the scheduled time. LOSIM has been implemented on a UN-3/160 workstation running Berkeley 4.2 UNIX, and the program is written in C language. Static RAM cell and asynchronous circuit are illustrated as an example.
프레임 분할 스레드를 이용한 실시간 CCTV 영상 보안시스템 설계
강민섭(Min-Sup Kang) 한국정보기술학회 2021 한국정보기술학회논문지 Vol.19 No.3
This paper presents the design of a real-time CCTV image security system using the frame partition threads. In this approach, a frame blocking method is used for reducing the size of image information, and it divides the frame into blocks and compares it. At this time, it is implemented using 16 threads for efficient data processing. Since all processed data is encrypted and stored by ARIA encryption algorithm, so the confidentiality of video information is guaranteed. Through the experimental results, we found that the image processing speed was improved by about 40%, and image size decreased by about 60% compared to conventional method using the original image.
강민섭(Min-Sup Kang),이철동(Chul-Dong Lee),유영욱(Young-Uk Yu) 한국정보과학회 1987 한국정보과학회 학술발표논문집 Vol.14 No.2
본 논문은 게이트 레벨 및 트랜지스터 레벨의 회로를 효과적으로 시뮬레이션할 수 있는 프로그램에 관한 것이다. 시뮬레이션 알고리즘은 selective trace와 event-driven 방식을 이용한다. 여기에서는 8상태 (0, U, 1, D, X, Z0, Z1, ZX)의 신호모델을 사용하여, 게이트 레벨의 경우 종래의 시뮬레이터[8]보다 정확한 결과 (10개의 신호변화가 추가됨)을 얻을 수 있도록 하였으며, 고 임피던스 상태에서도 tri-state 게이트와 transmission (단방향, 양방향) 게이트를 효과적으로 시뮬레이션할 수 있는 모델을 제안한다. 제안된 알고리즘은 C 언어로 프로그램하여 VAX/8650 상에서 실현시키므로서 실용성을 입증하였다.
5치 논리 시뮬레이션에서 효율적인 헤저드 분석을 위한 TRF 지연 모델
강민섭(Kang Min Sup) 한국정보처리학회 1997 정보처리학회논문지 Vol.4 No.4
This paper proposes a new TRF (Transition Rise/Fall) delay model for the effiecient hazard analysis in a 5-valued logic simulation environment. For the hazard for a given logic circuit, the timing analysis is first performed by means of a 5-valued logic simulator which uses the TRF delay model which incorporates the response delay for a response state with the transition delay for a transition state of an element, and then hazards are detected through investigating timing relations. Simulation examples and experimental results are also given to demonstrate the practicability of the proposed methos.
SSL을 이용한 암호 및 인증 서버 / 클라이언트의 구현
박영민(Young-Min Park),강민섭(Min-Sup Kang) 한국정보과학회 2003 한국정보과학회 학술발표논문집 Vol.30 No.2Ⅰ
DRM(Digital Rights Management)은 디지털 컨텐츠의 저작권자 권리를 보호하고 인터넷상에서 안전한 거래를 보장하는 기술이다. DRM 기술에 있어서 암호 및 인증을 위한 서버 및 클라이언트 설계는 중요한 부분을 차지하며, SSL(Secure Socket Layer)은 높은 안정성으로 인하여 네트워크 통신을 위한 프로토콜로 가장 많이 사용되고 있다. 본 논문에서는 DRM 유통 시스템에서 인증서를 기반으로 하는 SSL 보안 통신 메커니즘을 제안하고, 이를 기반으로 한 암호 및 인증 서버/클라이언트의 설계 및 구현에 관하여 기술한다. 본 논문에서 제안된 SSL 보안통신 메커니즘은 MS CryptoAPI를 사용하여 구현하였고, 인증서 기반의 보안이 필요한 다른 응용 프로그램(Messenger, ftp)에도 쉽게 적용 시킬 수 있는 특징을 가진다.
개선된 F함수를 이용한 SEED 암호 프로세서의 FPGA 구현
장태민 ( Tae-min Chang ),전병찬 ( Byung-chan Jun ),전진오 ( Jeen-oh Jun ),유수봉 ( Su-bong Ryu ),강민섭 ( Min-sup Kang ) 한국정보처리학회 2007 한국정보처리학회 학술대회논문집 Vol.14 No.1
본 논문에서는 개선된 F함수를 이용 하여 국내 표준 128비트 블록 암호화 알고리듬인 SEED 암호 프로세서의 FPGA 구현에 관하여 기술한다. 제안한 SEED 암호 프로세서는 Verilog-HDL를 사용하여 구조적 모델링을 하였으며, Xilinx사의 ISE 9.1i 툴을 이용하여 논리 합성을 수행하였다. 설계 검증은 Modelsim 6.2c 툴을 이용하여 타이밍 시뮬레이션을 수행하였으며, FPGA Prototype 시스템을 사용하여 설계된 하드웨어 동작을 검증하였다.