순차적 경계검출의 한 방법에 관한 연구

박상봉,심영석 경북대학교 전자기술연구소 1988 電子技術硏究誌 Vol.9 No.1

A sequential edge detector has been studied, and some efforts are made to improve the basic scheme. In our method, a contour start point is chosen as a pixel which has a locally maximum gradient to provide good edge location. We use both the edge strength and direction information in tracing the contour. Edge seat determination procedure is desired to enhance the connectivity between edge segments. An adaptive counter start and edge continuity threshold are devised and tested experimentally. The method provides relatively simple edge in highly active region and is capable to detect the weak edges in low constrast region.

모바일용 저전력 터치 스크린 제어 회로 설계 및 구현

박상봉 한국인터넷방송통신학회 2012 한국인터넷방송통신학회 논문지 Vol.12 No.6

본 논문에서는 모바일용 터치스크린에서 손가락이 닿는 부분의 좌표를 계산하여 출력하는 저전력 고속 터치 제어 회로를 설계하고 구현하였다. 시스템 클럭은 10MHz이고, 채널수는 21개, 대기 상태 전류는 20μA 이고, 다이나믹 레인지는 140pF ~ 400pF 이며, 응답 시간은 0.1ms/frame이다. 저전력을 위한 전력 관리 회로와 보드, 습도, 온도에 따른 자동 임피이던스 보정 기능과 주변 키 및 패턴 간섭 억제 기능 및 직렬 인터페이스 I2C, SPI 기능을 구현하였다. 설계된 제어 회로의 성능은 FPGA와 0.18μm CMOS 표준 공정을 이용하여 측정하였다. 구현된 제어회로는 모바일 폰이나 스마트 리모트 컨트롤로에 응용할 수 있도록, 다이아몬드 형태를 이용한 2 레이어 ITO용 모듈과 원가절감을 위한 단일 레이어 ITO 모듈에 사용 가능하도록 설계하였다. In is paper, we design and implement the low power, high speed touch screen controller that calculates and outputs the coordinate of touch point on the touch screen of mobile devices. The system clock is 10㎒, the number of input channels is 21, standby current is 20㎂, dynamic range of input is 140㎊~400㎊ and the response time is 0.1㎳/frame. It contains the power management unit for low power, automatic impedance calibration unit in order to adapt to humidity, temperature and evaluation board, adjacent key and pattern interference suppression unit, serial interface unit of I2C and SPI. The function and performance is verified by using FPGA and 0.18㎛ CMOS standard process. The implemented touch screen is designed for using in the double layer ITO(Indium Thin Oxide) module with diamond pattern and single layer ITO module for cost-effective which are applied to mobile phone or smart remote controller.

초등학교 여교사의 배드민턴 동호인활동 참여과정

박상봉,손천택 한국스포츠교육학회 2009 한국스포츠교육학회 학술발표논문집 Vol.2009 No.12

초등체육 교과교육론(개정판)

박상봉 한국스포츠교육학회 2010 우리체육 Vol.- No.6

내부자거래(內部者去來) 규제개선(規制改善)의 효율적(效率的)인 방안(方案)

박상봉,Park Sang-Bong 대한경영정보학회 2000 경영과 정보연구 Vol.4 No.-

In the legislation interpretation and fundamental viewpoint about the legal system of insider trading, Japan strictly legislate under the proposition, the principle of 'nulla poena,' adopted 'the principle of limited enumeration,' and United states, under 'the principle of comprehension,' has entrusted courts with establishment of concrete concepts and standard, so the courts are very flexible in determining the range of insiders and the importance of inside information to show a strong will to eradicate insider trading. Korea has a legislative position of 'the principle of limited indication' which has been created by the negotiation between those principles of United states and Japan. Though this court has interpreted insider trading, insider trading using non-disclosed information has increased lately, needing the strengthening of its regulations. However, this shows us that sophisticate the regulations may be, the exposure of insider trading has limitations. The most important thing is to change recognition for transparency of the securities market, security of investors and to establish the atmosphere which is that fair stock trading made in a sound capital market to raise funds for corporation. The policies of improving unfair trading, self-regulation bodies, raising the transparency and legality of procedures of supervision and monitoring and applying 'compliance program' to stock companies are very needed to eliminate unfair trading in the securities market and establish the order of trading.

연상메모리 설계 및 제작에 관한 연구

박상봉,박노경,차균현 한국통신학회 1991 韓國通信學會論文誌 Vol.16 No.2

본 논문에서는 데이터의 저장과 판독은 일반 SRAM과 같고 명령과 탐색을 수행하는 8비트 $\times16$ 워드 연상메모리(CAM: Content Addressable Memory)의 알고리즘과 하드웨어를 제시하였다. 설계된 연상메모리 칩은 5개의 기능별 블록(연상메모리 셀 어레이. 어드레스 디코더, 어드레스 인코터, 데이터 셀럭터, 감지 증폭기)으로 나누어서 설계하고 논리 및 회로 검증을 마친 후 3 um CMOS N Well공정을 이용하여 칩을 제작하였다 In this dissertation, the same reading and writing operation of general SRAM, the algonthm and hardware of 8 bit $\times$16 word CAM(Content Addressable Memory) which carry out the parallel that search is presented. The designed CAM chip consists of five functional blocks (CAM cell array, Address Deceden, Address Encoden. Data Selector, Sense Amplifier). The smulation is performed using logic smmulator on Apollo workstation and PSPICE eitcut simulation on PC/AT. The designed CAM was fabricated by 3um CMOS N Well process (ETRI) design nitles and testing was performed.

기독교인의 자살을 어떻게 이해할 것인가?

박상봉 합동신학대학원대학교 출판부 2015 신학정론 Vol.30 No.2

다층 신경회로망과 가우시안 포텐샬 함수 네트워크의 구조적 결합을 이용한 효율적인 학습 방법

박상봉,박래정,박철훈 한국통신학회 1994 韓國通信學會論文誌 Vol.19 No.12

기울기를 따라가는 방식(gradient descent method)에 바탕을 둔 오류 역전파(EBP : Error Back Propagation) 방법이 가장 널리 사용되는 신경회로망의 학습 방법에서 문제가 되는 지역 최소값(local minima), 느린 학습 시간, 신경망 구조(structure), 그리고 초기의 연결 강도(interconnection weight) 등을 기존의 다층 신경 회로망에 지역적인 학습 능력을 가진 가우시안 포텔샵 네트워크(GPFN : Gaussian Potential Function Networks)를 병렬적으로 부가하여 해결함으로써 지역화된 오류 학습 패턴들이 나타내는 문제에 대하여 학습 성능을 향상시킬 수 잇는 새로운 학습 방법을 제시한다. 함수 근사화 문제에서 기존의 EBP 학습 방법과의 비교 실험으로 제안된 학습 방법이 보다 개선된 일반화 능력과 빠른 학습 속도를 가짐을 보여 그 효율성을 입증한다. Although the error backpropagation(EBP) algorithm based on the gradient descent method is a widely-used learning algorithm of neural networks, learning sometimes takes a long time to acquire accuracy. This paper develops a novel learning method to alleviate the problems of EBP algorithm such as local minima, slow speed, and size of structure and thus to improve performance by adopting other new networks. Gaussian Potential Function networks(GPFN), in parallel with multilayer neural networks. Empirical simulations show the efficacy of the proposed algorithm in function approximation, which enables us to train networks faster with the better generalization capabilities.

1.5㎓ 직렬 ATA 물리층 회로 설계

박상봉,신영호 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.02

This paper describes the design and implementation of Serial ATA physical layer and performance measurement. It is composed of tranceiver circuit that has the NRZ data stream with +/-250㎷ voltage level and 1.5Gbps data rate, transmission PLL circuit, clock & data recovery circuit, serializer/deserializer circuit and OOB(Out Of Band) generation/detection circuit. We implement the verification of the silicon chip with 0.18μm Standard CMOS process. It can be seen that all of the blocks operate with no errors but the data transfer rate is limited to the 1.28Gbps even this should support 1.5Gbps data transfer rate. 본 논문에서는 직렬 ATA 물리층에 대한 설계 및 칩 제작 후 테스트 결과와 성능 평가를 서술하였다. 직렬 ATA 의 물리층은 +/-250㎷ 의 전압 레벨과 1.5Gbps 속도를 지니는 차등 NRZ 직렬 데이터 스트림을 송신 및 수신하는 회로와 1.5㎓ 송신 PLL 회로, 수신된 1.5Gbps 직렬 데이터 스트림에서 데이터 및 송신 클럭을 복원하는 회로와 SERDES 회로 및 OOB 신호 발생 및 검파 회로 등으로 구성하였다. 설계된 직렬 ATA 물리층은 UMC 사의 0.18㎛ 표준 CMOS 공정을 이용하여 칩으로 제작 후 성능을 검증하였다. 특성 검토 결과 대부분 사양을 만족하였고, 데이터 전송 속도 1.5Gbps 사양은 실지 측정치가 1.38Gbps 로 목표 사양에 8% 미달되었다.

1.5Gbps 직렬 에이티에이 전송 칩 구현

박상봉,박노경,허정화,신영호,홍성혁 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.07

This paper describes the link layer and physical layer of the Serial ATA which is the next generation for parallel ATA specification that defines data transfer between PC and peripheral storage devices. The link layer consists of CRC generation/error detection, 8b/10b decoding/encoding, primitive generation/detection block. For the physical layer, it includes CDR(Cock Data Recovery), transmission PLL, serializer/de-serializer. It also includes generation and receipt of OOB(Out-Of-Band) signal, impedance calibration, squelch circuit and comma detection/generation. Additionally, this chip includes TCB(Test Control Block) and BIST(Built-In Self Test) block to ease debugging and verification. It is fabricated with 0.18μm standard CMOS cell library. All the function of the link layer operate properly. For the physical layer, all the blocks operate properly but the data transfer is limited to the 1.28Gbps. This is due to the affection of parasitic elements and is verified with SPICE simulation. 본 논문에서는 PC 의 스토리지 인터페이스로 사용되는 병렬 ATA를 대체하게 될 새로운 표준인 직렬 ATA 의 링크 층과 물리 층을 설계하였다. 링크층에서는 CRC 생성 및 오류 감지, 스크램블링 회로, 8b/10b 복호화/부호화 회로 및 프리미티브 생성/검파 회로로 구성되었다. 물리 층은 직렬화/병렬화 회로와 전원 초기 인가시의 리셋 발생회로, OOB 신호 발생/검파 회로, 데이터로부터 클록을 복원하는 회로, 스??치 회로 및 임피이던스 조정 회로와 콤마 발생/감지 회로로 설계하였다. 또한 물리 층과 링크층의 동작을 확인하기 위한 테스트 제어 블록과 BIST(Built In Self Test) 블록을 설계하였다. UMC 사의 0.18㎛ 표준 CMOS 공정을 이용하여, 칩으로 제작 후 특성을 검증하였다. 링크 층에서 요구하는 모든 기능 및 특성은 사양을 만족하였고, 물리 층의 출력 전압 및 드라이버 출력 지터, OOB 신호등의 특성도 만족하였다. 데이터 전송 율은 1.5Gbps 속도의 사양 목표치에 비해서, 실제 측정된 데이터 전송 속도는 1.28Gbps 로 측정되었다. 회로 시뮬레이션에 의한 확인 결과, 레이아웃에서의 배선에 대한 기생 성분의 영향에 의한 것으로 분석되었다.