포톤 계수 방식의 $32{\times}32$ 픽셀 어레이를 갖는 디지털 CMOS X-ray 이미지 센서 설계

성관영,김태호,황윤금,전성채,진승오,허영,하판봉,박무훈,김영희,Sung, Kwan-Young,Kim, Tae-Ho,Hwang, Yoon-Geum,Jeon, Sung-Chae,Jin, Seung-Oh,Huh, Young,Ha, Pan-Bong,Park, Mu-Hun,Kim, Young-Hee 한국정보통신학회 2008 한국정보통신학회논문지 Vol.12 No.7

본 논문에서는 $0.18{\mu}m$ triple-well CMOS 공정을 사용하여 포톤계수 방식의 $32{\times}32$ 픽셀 어레이를 갖는 CMOS ray 영상센서를 설계하였다. 설계된 영상센서의 카픽셀은 $100{\times}100\;{\mu}m2$ 면적을 가지고 있고 약 400개의 트랜지스터로 구성되어 있으며, 범프 본딩을 통해 ray 검출기와 CSA(Charge Sensitive Amplifier)의 연결을 위한 $50{\times}50{\mu}m2$의 오픈패드를 가지고 있다. 각각의 싱글픽셀 CSA에서 전압 바이어스 회로를 사용한 folded cascode CMOS OP amp 대신 레이아웃 면적을 줄이기 위하여 self biased folded cascode CMOS OP amp를 이용하였으며, 계수 모드 진입 전후에 CLK에서 발생 할 수 있는 short pulse를 제거하는 15bit LFSR 계수기 (Linear Feedback Shift Register Counter) 클럭 발생회로를 제안하였으며, 읽기 모드에서 CMOS X-ray 영상센서의 최대 전류를 줄이기 위하여 열 어드레스 디코더를 이용하여 한 열씩 읽도록 설계하였다. In this paper, x-ray image sensor of photon counting type having a $32{\times}32$ pixel array is designed with $0.18{\mu}m$ triple-well CMOS process. Each pixel of the designed image sensor has an area of loot $100{\times}100\;{\mu}m2$ and is composed of about 400 transistors. It has an open pad of an area of $50{\times}50{\mu}m2$ of CSA(charge Sensitive Amplifier) with x-ray detector through a bump bonding. To reduce layout size, self-biased folded cascode CMOS OP amp is used instead of folded cascode OP amp with voltage bias circuit at each single-pixel CSA, and 15-bit LFSR(Linear Feedback Shift Register) counter clock generator is proposed to remove short pulse which occurs from the clock before and after it enters the counting mode. And it is designed that sensor data can be read out of the sensor column by column using a column address decoder to reduce the maximum current of the CMOS x-ray image sensor in the readout mode.

UHF RFID 태그 칩용 저전력, 저면적 비동기식 EEPROM 설계

백승면,이재형,송성영,김종희,박문훈,하판봉,김영희,Baek, Seung-Myun,Lee, Jae-Hyung,Song, Sung-Young,Kim, Jong-Hee,Park, Mu-Hun,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2007 한국정보통신학회논문지 Vol.11 No.12

본 논문에서는 $0.18{\mu}m$의 EEPROM cell을 사용하여 수동형 UHF RFID 태그 칩에 사용되는 저전력, 저면적의 1Kbits 비동기식 EEPROM IP를 설계하였다. 저면적 회로 설계 기술로는 $0.18{\mu}m$ EEPROM 공정을 이용하여 비동기식 EEPROM IP를 설계하므로 command buffer와 address buffer를 제거하였고 separate I/O 방식을 사용하므로 tri-state 데이터 출력 버퍼(data output buffer)를 제거하였다. 그리고 저전압(low voltage)의 VDD에서 EEPROM cell이 필요로 하는 고전압(high voltage)인 VPP와 VPPL 전압을 안정적으로 공급하기 위해 기존의 PN 접합 다이오드 대신 Schottky 다이오드를 사용한 Dickson 전하펌프를 설계하므로 전하펌프의 펌핑단(pumping stage)의 수를 줄여 전하펌프가 차지하는 면적을 줄였다. 저전력 회로 설계 기술로 Dickson 전하 펌프(charge pump)를 이용하여 VPP generator를 만들고 Dickson 전하펌프의 임의의 노드 전압을 이용하여 프로그램과 지우기 모드에서 각각 필요로 하는 VPPL 전압을 선택하도록 하게 해주는 VPPL 전원 스위칭 회로를 제안하여 쓰기전류(write current)를 줄이므로 저전력 EEPROM IP를 구현하였다. $0.18{\mu}m$ 공정을 이용하여 설계된 비동기식 EEPROM용 테스트 칩은 제작 중에 있으며, 비동기식 1Kbits EEPROM의 레이아웃 면적은 $554.8{\times}306.9{\mu}m2$로 동기식 1Kbits EEPROM에 비해 레이아웃면적을 11% 정도 줄였다. In this paper, a low-power and small-area asynchronous 1 kilobit EEPROM for passive UHF RFID tag chips is designed with $0.18{\mu}m$ EEPROM cells. As small area solutions, command and address buffers are removed since we design asynchronous I/O interface and data output buffer is also removed by using separate I/O. To supply stably high voltages VPP and VPPL used in the cell array from low voltage VDD, Dickson charge pump is designed with schottky diodes instead of a PN junction diodes. On that account, we can decrease the number of stages of the charge pump, which can decrease layout area of charge pump. As a low-power solution, we can reduce write current by using the proposed VPPL power switching circuit which selects each needed voltage at either program or write mode. A test chip of asynchronous 1 kilobit EEPROM is fabricated, and its layout area is $554.8{\times}306.9{\mu}m2$., 11% smaller than its synchronous counterpart.

최적 연료주입 모델 추종형 ${\mu}-$합성 제어기의 설계에 관한 연구

황현준,김동완,정호성,손무헌,김영훈,황기현,문경준,박준호,황창선,Hwang, Hyun-Joon,Kim, Dong-Wan,Jeong, Ho-Seong,Son, Mu-Hun,Kim, Yeung-Hun,Hwang, Gi-Hyun,Mun, Kyeong-Jun,Park, June-ho,Hwang, Chang-Sun 제어·로봇·시스템학회 1998 제어·로봇·시스템학회 논문지 Vol.4 No.2

In this paper, we design an optimal model following ${\mu}-$synthesis control system for fuel-injection of diesel engine which has robust performance and satisfactory command tracking performance in spite of uncertainties of the system. To do this, we give gain and dynamics parameters to the weighting functions and apply genetic algorithm with reference model to the optimal determination of the weighting functions that are given by the D-K iteration method which can design ${\mu}-$synthesis controller in the state space. These weighting functions are optimized simultaneously in the search domain which guarantees the robust performance of the system. The ${\mu}-$synthesis control system for fuel-injection designed by the above method has not only the robust performance but also a better command tracking performance than those of the ${\mu}-$synthesis control system designed by trial-and-error method. The effectiveness of this ${\mu}-$synthesis control system for fuel-injection is verified by computer simulation.

MCU용 Fast 256Kb EEPROM 설계

김용호,박헌,박무훈,하판봉,김영희,Kim, Yong-Ho,Park, Heon,Park, Mu-Hun,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2015 한국정보통신학회논문지 Vol.19 No.3

본 논문에서는 MCU(Micro Controller Unit) IC를 위한 50ns 256Kb EEPROM 회로를 설계하였다. 설계된 EEPROM IP는 기준전압을 이용한 차동증폭기 형태의 DB(Data Bus) 센싱 회로를 제안하여 읽기 동작시 데이터 센싱 속도를 빠르게 하였으며, DB를 8등분한 Distributed DB 구조를 적용하여 DB의 기생 커패시턴스 성분을 줄여 DB의 스위칭 속도를 높였다. 또한 기존의 RD 스위치 회로에서 5V 스위치 NMOS 트랜지스터를 제거함으로써 읽기 동작 시 BL의 프리차징 시간을 줄여 액세스 시간을 줄였고 데이터 센싱 시 DB 전압과 기준전압 간의 전압차 ${\Delta}V$를 0.2VDD 정도 확보하여 출력 데이터의 신뢰도를 높였다. 매그나칩반도체 $0.18{\mu}m$ EEPROM 공정으로 설계된 256Kb EEPROM IP의 액세스 시간은 45.8ns 이며 레이아웃 면적은 $1571.625{\mu}m{\times}798.540{\mu}m$이다. In this paper, a 50ns 256-kb EEPROM IP for MCU (micro controller unit) ICs is designed. The speed of data sensing is increased in the read mode by using a proposed DB sensing circuit of differential amplifier type which uses the reference voltage, and the switching speed is also increased by reducing the total DB parasitic capacitance as a distributed DB structure is separated into eight. Also, the access time is reduced reducing a precharging time of BL in the read mode removing a 5V NMOS transistor in the conventional RD switch, and the reliability of output data can be secured by obtaining the differential voltage (${\Delta}V$) between the DB and the reference voltages as 0.2*VDD. The access time of the designed 256-kb EEPROM IP is 45.8ns and the layout size is $1571.625{\mu}m{\times}798.540{\mu}m$ based on MagnaChip's $0.18{\mu}m$ EEPROM process.

UHF RFID 태그 칩용 저전력 EEPROM설계

이원재,이재형,박경환,이정환,임규호,강형근,고봉진,박무훈,하판봉,김영희,Yi, Won-Jae,Lee, Jae-Hyung,Park, Kyung-Hwan,Lee, Jung-Hwan,Lim, Gyu-Ho,Kang, Hyung-Geun,Ko, Bong-Jin,Park, Mu-Hun,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2006 한국정보통신학회논문지 Vol.10 No.3

본 논문에서 는 플래쉬 셀을 사용하여 수동형 UHF RFID 태그 칩에 사용되는 저전력 1Kb 동기식 EEPROM을 설계하였다. 저전력 EEPROM을 구현하기 위한 방법으로 다음과 같은 4가지 방법을 제안하였다. 첫째, VDD(=1.5V)와 VDDP(=2.5V)의 이중 전원 공급전압 방식을 사용하였고, 둘째, 동기식 회로 설계에서 클럭(clock) 신호가 계속 클럭킹(clocking)으로 인한 스위칭 전류(switching current)가 흐르는 것을 막기 위해 CKE(Clock Enable) 신호를 사용하였다. 셋째, 읽기 사이클에서 전류 센싱(current sensing) 방식 대신 저전력 소모를 갖는 clocked inverter를 사용한 센싱 방식을 사용하였으며, 넷째, 쓰기 모드시 Voltage-up 변환기(converter) 회로를 사용하여 기준전압 발생기(Reference Voltage Generator)에는 저전압인 VDD를 사용할 수 있도록 하여 전력 소모를 줄일 수가 있었다. $0.25{\mu}m$ EEPROM 공정을 이용하여 칩을 제작하였으며, 1Kb EEPROM을 설계한 결과 읽기 모드와 쓰기 모드 시에 소모되는 전력은 각각 $4.25{\mu}W$와 $25{\mu}W$이고, 레이아웃 면적(layout area)은 $646.3\times657.68{\mu}m^2$이다. In this paper, a low-power 1Kb synchronous EEPROM is designed with flash cells for passive UHF RFID tag chips. To make a low-power EEPROM, four techniques are newly proposed. Firstly, dual power supply voltages VDD(1.5V) and VDDP(2.5V), are used. Secondly, CKE signal is used to remove switching current due to clocking of synchronous circuits. Thirdly, a low-speed but low-power sensing scheme using clocked inverters is used instead of the conventional current sensing method. Lastly, the low-voltage, VDD for the reference voltage generator is supplied by using the Voltage-up converter in write cycle. An EEPROM is fabricated with the $0.25{\mu}m$ EEPROM process. Simulation results show that power dissipations are $4.25{\mu}W$ in the read cycle and $25{\mu}W$ in the write cycle, respectively. The layout area is $646.3\times657.68{\mu}m^2$.

Beneficial Effects of Cynaroside on Cisplatin-Induced Kidney Injury In Vitro and In Vivo

Nho, Jong-Hyun,Jung, Ho-Kyung,Lee, Mu-Jin,Jang, Ji-Hun,Sim, Mi-Ok,Jeong, Da-Eun,Cho, Hyun-Woo,Kim, Jong-Choon Korean Society of ToxicologyKorea Environmental Mu 2018 Toxicological Research Vol.34 No.2

Anti-cancer drugs such as cisplatin and doxorubicin are effectively used more than radiotherapy. Cisplatin is a chemotherapeutic drug, used for treatment of various forms of cancer. However, it has side effects such as ototoxicity and nephrotoxicity. Cisplatin-induced nephrotoxicity increases tubular damage and renal dysfunction. Consequently, we investigated the beneficial effect of cynaroside on cisplatin-induced kidney injury using HK-2 cell (human proximal tubule cell line) and an animal model. Results indicated that $10{\mu}M$ cynaroside diminished cisplatin-induced apoptosis, mitochondrial dysfunction and caspase-3 activation, cisplatin-induced upregulation of caspase-3/MST-1 pathway decreased by treatment of cynaroside in HK-2 cells. To confirm the effect of cynaroside on cisplatin-induced kidney injury in vivo, we used cisplatin exposure animal model (20 mg/kg, balb/c mice, i.p., once a day for 3 days). Renal dysfunction, tubular damage and neutrophilia induced by cisplatin injection were decreased by cynaroside (10 mg/kg, i.p., once a day for 3 days). Results indicated that cynaroside decreased cisplatin-induced kidney injury in vitro and in vivo, and it could be used for improving cisplatin-induced side effects. However, further experiments are required regarding toxicity by high dose cynaroside and caspase-3/MST-1-linked signal transduction in the animal model.

X-ray 이미지 센서용 싱글 픽셀 포톤 카운터 설계

백승면,김태호,강형근,전성채,진승오,허영,하판봉,박무훈,김영희,Baek, Seung-Myun,Kim, Tae-Ho,Kang, Hyung-Geun,Jeon, Sung-Chae,Jin, Seung-Oh,Huh, Young,Ha, Pan-Bong,Park, Mu-Hun,Kim, Young-Hee 한국정보통신학회 2007 한국정보통신학회논문지 Vol.11 No.2

본 논문에서는 디지털 의료 영상 및 진단 분야 그리고 산업용으로도 활용 가능한 싱글 포톤 계수형 영상센서를 $0.18{\mu}m$ triple-well CMOS(Complementary Metal Oxide Semiconductor) 공정을 사용하여 설계하였다. 설계된 Readout 칩용 싱글 픽셀은 디지털 X-ray 이미지 센서모듈을 간단화 하기 위해 단일 전원전압을 사용하였으며, Preamplifier의 출력 전압인 signal voltage(${\Delta}Vs$)를 크게 하기 위해 Folded Cascode CMOS OP amp를 이용한 Preamplifier를 설계하였으며, 기존의 Readout 칩 외부에서 인가하던 threshold voltage를 Readout 칩 내부에서 생성해 줄 수 있도록 Externally Tunable Threshold Voltage Generator 회로를 새롭게 제안하였다. 그리고, Photo Diode에서 발생하는 Dark Current Noise를 제거하기 위한 Dark Current Compensation 회로를 제안하였으며, 고속 counting이 가능하고, layout 면적이 작은 15bit LFSR(Linear Feedback Shift Resister) Counter를 설계하였다. A single pixel photon counting type image sensor which is applicable for medical diagnosis with digitally obtained image and industrial purpose has been designed with $0.18{\mu}m$ triple-well CMOS process. The designed single pixel for readout chip is able to be operated by single supply voltage to simplify digital X-ray image sensor module and a preamplifier which is consist of folded cascode CMOS operational amplifier has been designed to enlarge signal voltage(${\Delta}Vs$), the output voltage of preamplifier. And an externally tunable threshold voltage generator circuit which generates threshold voltage in the readout chip has been newly proposed against the conventional external threshold voltage supply. In addition, A dark current compensation circuit for reducing dark current noise from photo diode is proposed and 15bit LFSR(Linear Feedback Shift Resister) Counter which is able to have high counting frequency and small layout area is designed.

인동덩굴로부터 분리된 Cynaroside이 Doxorubicin으로 유도된 인간 근위세뇨관 HK-2 세포의 괴사에 미치는 저해 효과

노종현,정호경,이무진,장지훈,심미옥,정자균,정다은,안병관,조현우,Nho, Jong Hyun,Jung, Ho Kyung,Lee, Mu Jin,Jang, Ji Hun,Sim, Mi Ok,Jung, Ja Kyun,Jung, Da Eun,An, Byeong Kwan,Cho, Hyun Woo 한국약용작물학회 2017 한국약용작물학회지 Vol.25 No.5

Background: Cynaroside is a flavone, a flavonoid-like compound, known by different names (luteoloside and cinaroside). It is commonly found in Lonicera japonica Thunb., Chrysanthemum moriflium, and Angelica keiskei. The process of cell death has been classified as necrosis and apoptosis. Necrosis refers to unregulated cell death induced by a chemotherapeutic agent. Doxorubicin is an anthracycline anti-cancer drug used to treat acute leukemia, cancer, and lymphoma. However, it induces nephrotoxicity including tubular damage. Therefore, we investigated the protective effect of cynaroside against doxorubicin-induced necrosis in HK-2 cells. Methods and Results: To confirm the beneficial effect of cynaroside on doxorubicin-induced necrosis, HK-2 cells, a human proximal tubule epithelial cell line were treated with $10{\mu}M$ doxorubicin and $80{\mu}M$ cynaroside. Doxorubicin treatment resulted in increased DNA fragmentation, caspase-3 activity and mitochondria hyperactivation during cell necrosis. However, pretreatment with $80{\mu}M$ cynaroside attenuated DNA fragmentation, caspase-3 activity and mitochondria hyperactivation induced by $10{\mu}M$ doxorubicin in HK-2 cells. Conclusions: These results indicated that pretreatment with cynaroside ameliorated doxorubicin-induced necrosis in HK-2 cells. Therefore, cynaroside be used as a therapeutic agent for improving doxorubicin-induced nephrotoxicity. However, further studies are required to evaluated the toxicity of cynaroside treatment in animals and to determine its protective effect against doxorubicin-induced nephrotoxicity in an animal model.

동기식 256-bit OTP 메모리 설계

이용진,김태훈,심외용,박무훈,하판봉,김영희,Li, Long-Zhen,Kim, Tae-Hoon,Shim, Oe-Yong,Park, Mu-Hun,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2008 한국정보통신학회논문지 Vol.12 No.7

In this paper is designed a 256-bit synchronous OTP(one-time programmable) memory required in application fields such as automobile appliance power ICs, display ICs, and CMOS image sensors. A 256-bit synchronous memory cell consists of NMOS capacitor as antifuse and access transistor without a high-voltage blocking transistor. A gate bias voltage circuit for the additional blocking transistor is removed since logic supply voltage VDD(=1.5V) and external program voltage VPPE(=5.5V) are used instead of conventional three supply voltages. And loading current of cell to be programmed increases according to RON(on resistance) of the antifuse and process variation in case of the voltage driving without current constraint in programming. Therefore, there is a problem that program voltage can be increased relatively due to resistive voltage drop on supply voltage VPP. And so loading current can be made to flow constantly by using the current driving method instead of the voltage driving counterpart in programming. Therefore, program voltage VPP can be lowered from 5.9V to 5.5V when measurement is done on the manufactured wafer. And the sens amplifier circuit is simplified by using the sens amplifier of clocked inverter type instead of the conventional current sent amplifier. The synchronous OTP of 256 bits is designed with Magnachip $0.13{\mu}m$ CMOS process. The layout area if $298.4{\times}314{\mu}m2$. 본 논문에서는 자동차 전장용 Power IC, 디스플레이 구동 칩, CMOS 이미지 센서 등의 응용분야에서 필요로 하는 동기식 256-bit OTP(one-time programmable) 메모리를 설계하였다. 동기식 256-bit OTP 메모리의 셀은 고전압 차단 트랜지스터 없이 안티퓨즈인 NMOS 커패시터와 액세스 트랜지스터로 구성되어 있다. 기존의 3종류의 전원 전압을 사용하는 대신 로직 전원 전압인 VDD(=1.5V)와 외부 프로그램 전압인 VPPE(=5.5V)를 사용하므로 부가적인 차단 트랜지스터의 게이트 바이어스 전압 회로를 제거하였다. 그리고 프로그램시 전류 제한 없이 전압 구동을 하는 경우 안티퓨즈의 ON 저항 값과 공정 변동에 따라 프로그램 할 셀의 부하 전류가 증가한다. 그러므로 프로그램 전압은 VPP 전원 선에서의 저항성 전압 감소로 인해 상대적으로 증가하는 문제가 있다. 그래서 본 논문에서는 전압 구동 대신 전류 구동방식을 사용하여 OTP 셀을 프로그램 할 때 일정한 부하전류가 흐르게 한다. 그래서 웨이퍼 측정 결과 VPPE 전압은 5.9V에서 5.5V로 0.4V 정도 낮출 수 있도록 하였다. 또한 기존의 전류 감지 증폭기 대신 Clocked 인버터를 사용한 감지 증폭기를 사용하여 회로를 단순화시켰다. 동기식 256-bit OTP IP는 매그나칩 반도체 $0.13{\mu}m$ 공정을 이용하여 설계하였으며, 레이아웃 면적은 $298.4{\times}3.14{\mu}m2$이다.

내장형 펌핑 커패시터를 사용한 TFT-LCD 구동 IC용 전하펌프 설계

임규호,송성영,박정훈,이용진,이천효,이태영,조규삼,박무훈,하판봉,김영희,Lim, Gyu-Ho,Song, Sung-Young,Park, Jeong-Hun,Li, Long-Zhen,Lee, Cheon-Hyo,Lee, Tae-Yeong,Cho, Gyu-Sam,Park, Mu-Hun,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2007 한국정보통신학회논문지 Vol.11 No.10

본 논문에서는 TFT-LCD 구동 IC 모듈의 소형화 측면에서 유리한 DC-DC 변환기 회로인 펌핑 커패시터 내장형 크로스-커플드 전하펌프(Cross-Coupled Charge Pump with Internal Pumping Capacitor) 회로가 새롭게 제안되었다. VGH 및 VGL 전하펌프 각각의 입력단과 전하 펌핑 노드를 연결하는 NMOS 및 PMOS 다이오드를 두어, 초기 동작 시 전하 펌핑 노드를 서로 같은 값으로 프리차지하여 대칭 적으로 전하 펌핑을 하도록 하였다. 그리고 첫 번째 전하 펌프의 구조를 다르게 설계하여 펌핑된 전하가 입력단으로 역류되는 현상을 방지하였다. 또한, 펌핑 클럭 구동 드라이버의 위치를 펌핑 커패시터 바로 앞에 두어 기생 저항으로 인한 펌핑 클럭 라인의 전압강하를 방지하여 구동능력을 향상 시켰다. 마지막으로 내장형 펌핑 커패시터를 Stack-MIM 커패시터를 사용하여 기존의 크로스-커플드 전하펌프 보다 레이아웃 면적을 최소화하였다. 제안된 TFT-LCD 구동 IC 용 전하펌프 회로를 $0.13{\mu}m$ Triple-Well DDI 공정을 사용하여 설계하고, 테스트 칩을 제작하여 검증하였다. A cross-coupled charge pump with internal pumping capacitor, witch is advantages from a point of minimizing TFT-LCD driver IC module, is newly proposed in this paper. By using a NMOS and a PMOS diode connected to boosting node from VIN node, the pumping node is precharged to the same value each pumping node at start pumping operation. Since the lust-stage charge pump is designed differently from the other stage pumps, a back current of pumped charge from charge pumping node to input stage is prevented. As a pumping clock driver is located the font side of pumping capacitor, the driving capacity is improved by reducing a voltage drop of the pumping clock line from parasitic resistor. Finally, a layout area is decreased more compared with conventional cross-coupled charge pump by using a stack-MIM capacitors. A proposed charge pump for TFT-LCD driver IC is designed with $0.13{\mu}m$ triple-well DDI process, fabricated, and tested.