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Switched Capacitance 감소를 통한 저전력 16비트 ALU 설계
유범선,이중석,이기영,조태원,Ryu, Beom-Seon,Lee, Jung-Sok,Lee, Kie-Young,Cho, Tae-Won 대한전자공학회 2000 電子工學會論文誌-SD (Semiconductor and devices) Vol.37 No.1
본 논문에서는 새로운 16비트 저전력 ALU(Arithmetic Logic Unit) 구조 및 회로를 제안하여 트랜지스터 레벨로 설계, 제작 및 테스트하였다. 설계한 ALU는 16개의 명령어를 수행하며 2단계 파이프라인 구조를 가진다. 제안한 ALU는 switched capacitance를 줄이기 위해 논리연산시에는 덧셈기가 스위칭하지 않도록 하였으며, P(propagation)블록의 출력을 듀얼버스(dual bus)구조로 하였다. 또한 이와 같은 ALU구조를 위한 새로운 효율적인 P 및 G(generation)블록을 제안하였다. 그 외에 저전력 실현을 위하여 ELM덧셈기, 이중모서리 천이 플립플롭double-edge triggered flip-flop) 및 조합형 논리형태(combination of logic style)을 사용하여 ALU를 구현하였다. 모의실험결과, 제안한 구조는 기존의 구조$^{[1.2]}$에 비교하여 수행되는 산술연산의 사용횟수에 대하여 논리연산의 사용횟수가 증가할수록 전력감축의 효과가 증가하였다. 수행되는 산술연산 대 논리연산의 전형적인 비율을 7:3이라고 가정할 때, 제안한 구조는 기존 구조에 비해서 12.7%의 전력감축을 보였다. 설계한 ALU는 0.6${\mu}m$ 단일폴리, 삼중금속 CMOS 공정으로 제작하였다. 칩 테스트 결과 최대동작 주파수는 53MHz로 동작하였고 전력소모는 전원전압 3.3 V, 동작 주파수 50MHz에서 33mW를 소모하였다. In this paper, a new low power 16-bit ALU has been designed, fabricated and tested at the transistor level. The designed ALU performs 16 instructions and has a two-stage pipelined architecture. For the reduction of switched capacitance, the ELM adder of the proposed ALU is inactive while the logical operation is performed and P(propagation) block has a dual bus architecture. A new efficient P and G(generation) blocks are also proposed for the above ALU architecture. ELM adder, double-edge triggered register and the combination of logic style are used for low power consumption as well. As a result of simulations, the proposed architecture shows better power efficient than conventional architecture$^{[1,2]}$ as the number of logic operation to be performed is increased over that of arithmetic to logic operation to be performed is 7 to 3, compared to conventional architecture. The proposed ALU was fabricated with 0.6${\mu}m$ single-poly triple-metal CMOS process. As a result of chip test, the maximum operating frequency is 53MHz and power consumption is 33mW at 50MHz, 3.3V.
하이브리드 로직 스타일을 이용한 저전력 ELM 덧셈기 설계
김문수,유범선,강성현,이중석,조태원 대한전자공학회 1998 電子工學會論文誌, C Vol.c35 No.6
본 논문에서는 동일 칩 내부에 static CMOS와 하이브리드 로직 스타일(hybrid logic style)을 이용하여 저전력 8비트 ELM 덧셈기를 설계하였다. 두 개의 로직 스타일로 설계된 8비트 ELM 덧셈기는 0.8㎛ 단일 폴리 이중 금속, LG CMOS 공정으로 설계되어 측정되었다. 하이브리드 로직 스타일은 CCPL(Combinative Complementary Pass-transistor Logic), Wang's XOR 게이트와 ELM 덧셈기의 속도를 결정하는 임계경로(critical path)를 위한 static CMOS 등으로 구성된다. 칩 측정 결과, 전원 전압 5.0V에서 하이브리드로직으로 구현한 ELM 덧셈기가 static CMOS로 구현한 덧셈기에 비해 각각 전력소모 면에서 9.29%, 지연시간 면에서 14.9%, PDP(Power Delay Product)면에서 22.8%의 향상을 얻었다. In this paper, we designed a low power 8bit ELM adder with static CMOS and hybrid logic styles on a chip. The designed 8bit ELM adder with both logic styles was fabricated in a 0.8$\mu\textrm{m}$ single-poly double-metal, LG CMOS process and tested. Hybrid logic style consists of CCPL(Combinative Complementary Pass-transistor Logic), Wang's XOR gate and static CMOS for critical path which determines the speed of ELM adder. As a result of chip test, the ELM adder with hybrid logic style is superior to the one with static CMOS by 9.29% in power consumption, 14.9% in delay time and 22.8% in PDP(Power Delay Product) at 5.0V supply voltage, respectively.
자기조정 이중구동 경로를 가진 새로운 저전력 CMOS 버퍼
裵孝寬,柳凡善,趙泰元 대한전자공학회 2002 電子工學會論文誌-SC (System and control) Vol.39 No.3
A new CMOS buffer removing short-circuit power consumption is proposed. The gate-driving signal of the pull-up(pull-down) transistor at the output is controlled by delayed internal signal to get tri-state output momentarily by shunting off the path of the short-circuit current. The SPICE simulation results verified the operation of the proposed buffer and showed the enhancement of the power-delay product at 3.3V supply voltage about 42% comparing to the conventional tapered CMOS buffer[1]. 본 논문은 단락회로 전류를 없애기 위한 CMOS 버퍼회로에 대한 것이다. 최종 구동소자는 풀-업 PMOS와 풀-다운 NMOS로 구성하고 이를 구동하기 위해 두가지 경로를 입력신호로 선택되도록 하였다. 이러한 기법으로 최종 구동회로가 짧은 시간동안 tri-state가 되어 단락회로 전류를 차단하였다. 모의 실험 결과 전원전압 3.3V에서 전력-지연 곱을 기존의 Tapered 버퍼[1]와 비교하여 약 42% 줄일 수 있었다.
이동호,유범선,김문수,조태원 ( Dong Ho Lee,Beom Seon Ryu,Moon Su Kim,Tae Won Cho ) 충북대학교 산업과학기술연구소 1996 산업과학기술연구 논문집 Vol.10 No.2
Abstract_Roman Unwanted spurious transition and associated power are inherent disadvantages of a static logic design. In this paper, 1ow pawer self-timed SBPL (Swing Restored Pass-transistor Logic) circuits which combine the merits of dynamic and static