업무능력 개발을 위한 e-러닝 기반의 평생학습 환경에 관한 연구 : 유비쿼터스와 웹2.0을 중심으로

장영범 한국방송통신대학교 미래원격교육연구원 2009 평생학습사회 Vol.5 No.1

인터넷 기반의 교육 시스템인 e-러닝은 앞으로 유비쿼터스 환경의 도래가 진행되면서 유비쿼터스 학습의 비전이 제시되고 있다. 이러한 상황에서 직장인들은 자신의 업무 능력 개발을 위해 오프라인 기반의 여러 가지 교육기관 및 인터넷 기반의 e-러닝 시스템을 이용하고 있다. 직장인들의 업무능력 개발을 위한 평생학습 시스템은 유비쿼터스 기술과 디지털 컨버전스 현상의 확산을 통해 언제 어디서나 원하는 컨텐츠를 학습할 수 있는 방향으로 발전할 것이다. 이 연구는 최근 정보통신 기술의 핵심 트렌드라고 할 수 있는 유비쿼터스와 웹2.0 등의 발달로 인하여 변화되고 있는 평생학습 환경모델을 직장인의 업무능력 개발에 초점을 맞추어 제안하는데 그 목적이 있다. 본 연구는 e-러닝과 m-러닝의 성과 요인에 관한 기존 연구들을 분석하여 이 특성 들을 유비쿼터스와 웹2.0의 특징과 연계하여 향후 직장인의 업무능력 개발을 위한 평생 학습 환경 모델을 제안하였다. 기존의 업무능력 개발을 위한 여러 가지 평생학습 프로 그램을 기반으로 하여 향후 m-러닝을 거쳐 u-러닝으로 나아가야 할 시대에 직업 환경과 기술 환경을 고려한 평생학습 환경 모델을 통하여 직장인의 업무능력개발을 도모할 수 있을 것이다. We live already in the ubiquitous life zone where everything always changes. Learners live in an information-oriented age of 21st century, who are familiar with a computer, a keyboard of cell phone, and an online rather than a pencil and an offline. In this variable environment, e-learning is managed to become the first change of the way of learning. This study analyzed the future of lifelong learning for development of business ability. As growing trend of information technology, the concept of education changed by ubiquitous computing and web2.0 trend. This study derived the environment model of u-learning for business ability. U-learning is the complementary and advanced learning system, and environment model leads cyber learners' participation and effectiveness. as built in the last several decades in Korean academic community.

Comb 필터와 4차 다항식을 사용한 저전력 DWT 필터뱅크 설계

장영범,이원상 대한전자공학회 2005 電子工學會論文誌-SP (Signal processing) Vol.42 No.1

In this paper, a low-power DWT(Discrete Wavelet Transform) design technique is proposed. As basic low-pass filter for analysis bank, comb filter is utilized, and in order to improve frequency response for the comb filter, a fourth order polynomial is also proposed. Another filters are designed by using perfect reconstruction conditions. The lowpass filter coefficients of the analysis filter bank are optimized based on the cost function and perfect reconstruction condition. The number of the multiplications and MSE(Mean Squared Error) performance of the proposed DWT filter bank are compared with those of the JPEG2000 (9, 7) filter bank. It is shown that number of multiplications of the proposed filter bank are saved with 33.3%, and MSE values of the proposed filter bank are also superior to those of the JPEG2000 (9, 7) filter bank. 이 논문에서는 저전력의 DWT(Discrete Wavelet Transform) 필터 뱅크를 설계하는 방식을 제안하였다. 분석단의 기본 저역통과 필터로서 comb 필터를 사용하였으며, comb 필터의 주파수 응답특성을 보완하기 위하여 4차 다항식의 필터를 직렬로 연결한 방식을 제안하였다. 분석단의 고역통과 필터와 합성단의 필터들은 완전복원(perfect reconstruction) 조건을 이용하여 설계하였으며, 이와 같이 설계된 필터들의 최적 필터계수를 얻기 위하여 비용함수를 사용하여 완전복원 조건을 만족하도록 최적화하였다. 제안된 필터 뱅크 설계 결과는 JPEG2000의 (9, 7) 필터 뱅크와 비교하여 실제 이미지를 사용하여 MSE를 비교해본 결과 더 우수한 값을 얻을 수 있었으며, 곱셈의 사용수도 33.3%가 적었다. 따라서 이미지 신호를 압축하는데 널리 사용될 수 있는 저전력 구조임을 입증하였다.

Arithmetic unit를 사용한 저전력 MPEG audio 필터 구현

장영범,이원상 대한전자공학회 2004 電子工學會論文誌-SP (Signal processing) Vol.41 No.05

In this paper, a low-power structure for 512 tap FIR filter in MPEG audio algorithm is proposed. By using CSD(Canonic Signed Digit) form filter coefficients and maximum sharing of input signal sample, it is shown that the number of adders of proposed structure can be minimized. To minimize the number of adders, the proposed structure utilizes the 4 steps of sharing, i.e., common input sharing, linear phase symmetric filter coefficient sharing, block sharing for common input, and common sub-expression sharing. Through Verilog-HDL coding, it is shown that reduction rates in the implementation area and relative power consumption of the proposed structure are 60.3% and 93.9% respectively, comparison to those of the conventional multiplier structure. 이 논문에서는 MPEG audio 알고리즘의 필터뱅크를 덧셈을 사용하여 저전력으로 구현할 수 있는 구조를 제안하였다. 제안된 구조는 CSD(Canonic Signed Digit) 형의 계수를 사용하며, 입력신호 샘플을 최대로 공유함으로서 사용되는 덧셈기의 수를 최소화하였다. 제안된 구조는 알고리즘에서 사용된 공통입력 공유, 선형위상 대칭 필터계수를 이용한 공유, 공통입력을 이용한 블록 공유, CSD 형의 계수와 공통패턴 공유를 통하여 사용되는 덧셈의 수를 최소화할 수 있음을 보였다. Verilog-HDL 코딩을 통하여 시뮬레이션을 수행한 결과, 제안된 구조는 기존의 곱셈기 구조의 구현면적과 비교하여 60.3%를 감소시킬 수 있음을 보였다. 또한 제안된 구조의 전력소모는 곱셈기 구조와 비교하여 93.9%를 감소시킬 수 있음을 보였다. 따라서 고속의 곱셈기가 내장된 DSP 프로세서를 사용하지 않고도, Arithmetic Unit나 마이크로 프로세서를 사용하여 효과적으로 MPEG audio 필터뱅크를 구현할 수 있음을 보였다.

저전력 디지털 보청기 프로세서 구현을 위한 Distributed Arithmetic 적응 필터 구조

장영범,이원상,유선국 대한전기학회 2004 전기학회논문지 D Vol.53 No.9(D)

The low-power design of the digital hearing aid is indispensable to achieve the compact portable device with long battery duration. In this paper, new low-power adaptive filter structure is proposed based on distributed arithmetic(DA). By modifying the DA technique, the proposed decimation filter structure can significantly reduce the power consumption and implementation area. Through Verilog-HDL coding, cell occupation of the proposed structure is reduced to 33.49% in comparison with that of the conventional multiplier structure. Since Verilog-HDL simulation processing time of the two structures are same, it is assumed that the power consumption or implementation area is proportional to the cell occupation in the simulation.

CIC 필터의 통과대역 특성개선을 위한 저전력의 4차 보간필터

장영범,양세정 대한전자공학회 2003 대한전자공학회 학술대회 Vol.2003 No.11

디지털 IF 다운 샘플러와 업 샘플러의 저전력 블록 필터링 아키텍처

장영범,김낙명 한국통신학회 2000 韓國通信學會論文誌 Vol.25 No.5

본 논문에서는, 디지털 IF 다운 샘플러와 업 샘플러의 저전력 구현을 위한 블록 필터링 아키텍처를 제안한다. 소프트웨어 라디오와 같은 차세대 이동통신 방식에서 디지털 IF 다운 샘플러와 업 샘플러의 효율적인 구현방법이 더욱더 요구되어가고 있는 추세이다. 디지털 IF 다운 샘플러는 앞단에 데시메이션 필터를 수반하여 구성되며, 업 샘플러는 뒷단에 인터폴레이션 필터가 수반디어 구성된다. 본 논문의 다운 샘플러 아키텍처에서는 블록 필터링 구조가 갖는 병렬처리 구조를 이용하여 필터를 구현하였으며, 블록 필터링 아키텍처에서 구조적으로 생겨나는 업 샘플링을 직렬로 연결되는 다운 샘플러와 상쇄시킴으로서 효과적인 구조가 만들어짐을 보인다. 또한 업 샘플러 아키텍처에서는 인터폴레이션 필터의 블록 필터링에서 만들어지는 다운 샘플링이 앞단의 업 샘플러와 상쇄되어 병렬처리와 저속의 처리가 가능해짐을 보인다. 본 논문에서 제안된 아키텍처와 Polyphase 아키텍처를 비교 분석한다. 리와 저속의 처리가 가능해짐을 보인다. 본 논문에서 제안된 아키텍처와 Polyphase 아키텍처를 비교 분석한다. In this paper, low-power block filtering architecture for digital If down sampler and up sampler is proposed. Software radio technology requires low power and cost effective digital If down and up sampler. Digital If down sampler and up sampler are accompanied with decimation filter and interpolation filter, respectively. In the proposed down sampler architecture, it is shown that the parallel and low-speed processing architecture can be produced by cancellation of inherent up sampler of block filter and down sampler. Proposed up sampler also utilizes cancellation of up sampler and inherent down sampler of block filtering structure. The proposed architecture is compared with the conventional polyphase architecture.

의료영상의 JPEG2000 압축을 위한 저전력 DWT 프로세서의 설계및 구현

장영범,이원상,유선국 대한전기학회 2005 전기학회논문지 D Vol.54 No.2(D)

In this paper, low-power design and implementation techniques for DWT(Discrete Wavelet Transform) of the JPEG2000 compression are proposed. In DWT block of the JPEG2000, linear phase 9 tap and 7 tap filters are used. For low-power implementation of those filters, processor technique for DA(Distributed Arithmetic) filter and minimization technique for number of addition in CSD(Canonic Signed Digit) filter are utilized. Proposed filter structure consists of 3 blocks. In the first CSD coefficient block, every possible 4 bit CSD coefficients are calculated and stored. In second processor block, multiplication is done by MUX and addition processor in terms of the binary values of filter coefficient. Finally, in third block, multiplied values are output and stored in flip-flop train. For comparison of the implementation area and power dissipation, proposed and conventional structures are implemented by using Verilog-HDL coding. In simulation, it is shown that 53.1% of the implementation area can be reduced comparison with those of the conventional structure.

IF 디지털 다운 컨버터의 블록 FIR 필터링 아키텍처

장영범,Jang, Young-Beom 대한전자공학회 2000 電子工學會論文誌-SP (Signal processing) Vol.37 No.5

본 논문에서는, 고속의 필터링이 요구되는 IF 디지털 다운 컨버터를 위한 새로운 블록 FIR(Finite Impulse Response) 필터링 아키텍처를 제안한다 디지털 다운 컨버터는 디지털 믹서, 데시메이션 필터, 그 리고 다운 샘플러로 구성된다 본 논문이 제안하는 아키텍처는 블록 필터링의 병렬처리 구조를 이용하여 데시메이션 필터를 구성함으후서 블록 필터링 아키텍처에서 구조적으로 생겨나는 업 샘플링이 직렬로 연결되는 다운 샘플러와 상쇄되어 구조가 간략하게 되어짐을 보인다 이와 더불어 블록 FIR 구조를 이용하여 필터계수의 갯수가 블록의 크기의 역비례로 감소되어, 계산량이 그 만큼 감소되어짐을 보인다. 끝으로, 디지털 믹서의 0이 필터의 병렬입력을 0으로 만드는 것을 이용하여 아키텍처의 복잡도가 더욱 감소됨을 보이게된다. In this paper, a block FIR(Finite Impulse Response) filtering architecture is proposed for IF digital down converter. Digital down converter consists of digital mixers. decimation filters and down samplers. In this proposed structure, it is shown that a efficient parallel decimation filter architecture can be produced by cancellation of inherent up sampling of the block filter and following down sampler Furthermore. it is shown that computational complexity of the proposed architecture is reduced by exploiting the block FIR structure and zero values of the digital mixers.

필터 뱅크를 사용한 효율적인 short-length running convolution 알고리즘

장영범,오세만,이원상,Jang Young-Beom,Oh Se-Man,Lee Won-Sang 대한전자공학회 2005 電子工學會論文誌-SP (Signal processing) Vol.42 No.6

이 논문에서는 FIR 필터의 연산의 양을 줄이는 효율적인 직접방식의 고속 알고리즘을 제안하였다. 제안된 알고리즘은 임의의 다운샘플링 크기로 병렬화가 가능하며, 다운샘플링의 크기가 결정되면 쉽게 구조를 유도할 수 있다. 특히 제안된 알고리즘은 이론적인 샘플당 곱셈연산의 수를 감소시킴과 동시에 실제 구현에 있어서도 효과가 있음을 실험을 통하여 입증하였다. 이론적으로 연산의 양이 감소함을 보이기 위하여 부필터의 수와 샘플당 곱셈연산의 수를 기존의 고속 알고리즘과 비교하였으며, 실제적으로 구현의 효과를 입증하기 위하여 하드웨어 구현소자의 수와 MAC 프로세서를 사용한 소프트웨어 구현으로 역시 기존의 방식들과 비교하여 제안된 구조가 효과적임을 보였다. In this paper, an efficient and fast algerian to reduce calculation amount of FIR(Finite Impulse Responses) filtering is proposed. Proposed algorithm enables arbitrary size of parallel processing, and their structures are also easily derived. Furthermore, it is shown that the number of multiplication/sample is reduced, and number of instructions using MAC(Multiplication and Accumulation) processor are also reduced. For theoretical improvement numbers of sub filters are compared with those of conventional algorithm. In addition to the theoretical improvement, it is shown that number of element for hardwired implementation are reduced comparison to those of the conventional algorithm.

덧셈 프로세서를 사용한 IMT-2000 인터폴레이션 필터의 저전력 설계 및 구현

장영범,이현정,문종범,이원상,Jang Young-Beom,Lee Hyun-Jung,Moon Jong-Beom,Lee Won-Sang 대한전자공학회 2005 電子工學會論文誌-SP (Signal processing) Vol.42 No.1

이 논문에서는 IMT-2000용 인터폴레이션 필터의 저전력 설계 및 구현 방식을 제안하였다. DA(Distributed Arithmetic) 방식의 장점인 프로세서 구조와, CSD(Canonic Signed Digit) 방식의 장점인 덧셈 연산의 최소화 방법을 함께 사용하여 각 구조의 장점을 살린 인터폴레이션 필터 구조를 제안하였다. 필터계수는 CSD형으로 나타낸 후에 4비트씩 가능한 모든 계산을 미리 수행하여 저장하고, MUX와 덧셈 프로세서를 사용하여 곱셈 연산을 수행하도록 설계하였다. 이와 더불어 기존 곱셈기 구조에서 사용되는 출력용 덧셈기와 지연소자는 1개의 덧셈기와 쉬프트 레지스터를 사용하여 효율적으로 구현될 수 있음을 보였다. IMT-2000에서 사용되는 40탭 인터폴레이션 필터에 대하여, 제안된 구조와 기존의 곱셈기를 사용한 구조를 각각 Verilog-HDL 코딩을 통하여 설계하였다. 기존의 곱셈기를 사용한 구조와 게이트 수를 비교한 결과 68.43%의 감소를 달성할 수 있었다. In this paper, low-power design and implementation techniques for IMT-2000 interpolation filter are proposed. Processor technique for DA(Distributed Arithmetic) filter and minimization technique for number of addition in CSD(Canonic Signed Digit) filter are utilized for low-power implementation. proposed filter structure consists of 3 blocks. In the first CSD coefficient block, every possible 4 bit CSD coefficients are calculated and stored. In second processor block, multiplication is done by MUX and addition processor in terms of filter coefficient. Finally, in third shift register block, multiplied values are output and stored in shift register. For IMT-2000 interpolation filter, proposed and conventional structures are implemented by using Verilog-HDL coding. Gate counts for the proposed structure is reduced to 31.57% comparison with those of the conventional one.