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유영갑 한국전기전자재료학회 1998 전기전자재료 Vol.11 No.7
전자 상거래 등에 널리 사용되는 IC 카드에 관련된 기술을 소개하고 전망에 대하여 기술하였다. 특히 암호기술에 대한 개관과 문제점을 제시하고 당면한 회로 기술상의 문제점도 지적하였으며, 국제 표준국이 제정한 관련 표준국이 제정한 관련 표준안에 대한 개요를 설명하였다.
유영갑,김용대,최종화 대한전자공학회 2006 電子工學會論文誌-CI (Computer and Information) Vol.43 No.6
This paper proposed a carry lookahead (CLA) circuitry design. It was based on dynamic circuit aiming at delay reduction in an addition of BCD coded decimal numbers. The performance of these decimal adders is analyzed demonstrating their speed improvement. Timing simulation on the proposed decimal addition circuit employing 0.18 ㎛ CMOS technology yielded the worst-case delay of 0.83 ㎱ at 16-digit. The proposed scheme showed a speed improvement compared to several schemes for decimal addition. 본 논문은 십진수 가산에서 속도 개선을 위한 가산 회로를 제안하였다. 속도 개선을 위한 방법으로 빠른 캐리 전달 방식으로 알려진 캐리 예견(carry loohahead) 회로를 사용하였다. 또한 빠른 십진 연산을 위해 입력식의 간략화 및 다이나믹 구조를 적용함으로서 가산 출력 지연시간을 줄였다. 제안된 회로의 가산기 구현에서 0.18 ㎛ CMOS 공정을 이용한 타이밍 시뮬레이션 측정 결과, 16 디지트 가산에 걸리는 최대 지연시간은 0.83 ㎱로 나타났다. 제안된 방법은 다른 십진 가산 방식과 비교 했을 때 가산에 따른 지연시간이 작다.
유영갑,김승열,김용대,박진섭 한국콘텐츠학회 2007 한국콘텐츠학회논문지 Vol.7 No.2
This paper presented a low power design of a 32bit block cypher processor reduced from the original 128bit architecture. The primary purpose of this research is to evaluate physical implementation results rather than theoretical aspects. The data path and diffusion function of the processor were reduced to accommodate the smaller hardware size. As a running example demonstrating the design approach, we employed a modified ARIA algorithm having four S-boxes. The proposed 32bit ARIA processor comprises 13,893 gates which is 68.25% smaller than the original 128bit structure. The design was synthesized and verified based on the standard cell library of the MagnaChip's 0.35um CMOS process. A transistor level power simulation shows that the power consumption of the proposed processor reduced to 61.4mW, which is 9.7% of the original 128bit design. The low power design of the block cypher processor would be essential for improving security of battery-less wireless sensor networks or RFID. 본 논문은 기존의 블록 암호 프로세서를 128-bit 구조에서 32-bit구조로 소형화시킨 저 전력 구조를 제안하였다. 본 논문의 목적은 암호 이론 연구가 아닌 실용화 연구로서 실용화 결과를 보이는 것이다. 제안된 구조는 하드웨어 크기를 줄이기 위해 데이터 패스와 확산 함수가 수정되었다. 저전력 암호회로의 예로서 ARIA 알고리즘을 고쳐서 4개의 S-box가 사용되었다. 제안된 32-bit ARIA는 13,893 게이트로 구성되어있으며 기존 128-bit 구조보다 68.25% 더 작다. 설계된 회로는 매그너칩스의 0.35um CMOS 공정을 기반으로 표준 셀 라이브러리를 이용하여 합성되었다. 트랜지스터 레벨에서 전력 시뮬레이션 결과 이 회로의 전력 소모는 71MHz에서 기존의 128-bit ARIA구조의 9.7%인 61.46mW으로 나타났다. 이 저 전력 블록 암호 회로는 전원이 없는 무선 센서 네트워크 또는 RFID 정보보호에 핵심요소가 될 것이다.