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Design of GF(3<sup>m</sup>) Current-mode CMOS Multiplier
나기수(Na, Gi-Soo),변기녕(Byun, Gi-Young),김흥수(Kim, Heung-Soo) 한국전기전자학회 2004 전기전자학회논문지 Vol.8 No.1
본 논문에서는 GF(3<sup>m</sup>)상의 전류모드 CMOS 승산기 설계상의 전류모드CMOS 승산기의 설계에 관하여 논의한다. 피 승산항에 원시원소 α를 곱함으로써 나타나는 피 승산항의 변화를 표준기저 표현을 이용하여 수식으로 전개하였다. 승산 회로를 구성하기 위하여 전류모드 CMOS를 사용하여 GF(3)상의 가산기와 승산기를 설계하였고 시뮬레이션 결과를 보였다. 기본 게이트들을 이용하여 승산기를 설계하였고 m=3인 경우에 대하여 예를 보였다. 본 논문에서 제안한승산회로는 그 구성이 블록의 형태로 이루어지므로 상에서 p와 m에 대한 확장이 용이하며, VLSI 구현에 유리하다 할 수 있다. 본 논문에서 제안한승산회로를 타 승산회로와 비교하였고, 개선효과를 확인하였다. In this paper, we discuss on the design of a current mode CMOS multiplier circuit over GF(3<sup>m</sup>)상의 전류모드 CMOS 승산기 설계. Using the standard basis, we show the variation of vector representation of multiplicand by multiplying primitive element α, which completes the multiplicative process. For the multiplicative circuit design, we design GF(3) adder and multiplier circuit using current mode CMOS technology and get the simulation results. Using the basic gates - GF(3) adder and multiplier, we build the multiplier circuit and show the examples for the case m=3. We also propose the assembly of the operation blocks for a complete multiplier. Therefore, the proposed circuit is easily extensible to other p and m values over and has advantages for VLSI implementation. We verify the validity of the proposed circuit by functional simulations and the results are provided.
운동 부하 조절이 가능한 원형 맴돌이전류 부하 제동장치의 성능 분석
나기수(G. S. Na),이응혁(E. H. Lee) 한국재활복지공학회 2015 재활복지공학회논문지 Vol.9 No.3
본 연구에서는 재활운동기기에 적합한 운동부하 조절이 가능한 영구자석형 비 접촉식 원형 브라켓 맴돌이 전류 부하 제동장치를 제안하고 성능을 실험적으로 평가하였다. 제안한 원형 부하 제동장치의 토크 값은 고정 부하를 갖는 『ㄷ』형 부하 제동장치에 비해 49%의 제동력으로 평가되었지만 도전율 변화와 공극의 간격 변화로 다양한 부하 조절이 가능함을 확인하였다. 본 연구에서 제안된 부하 제동장치는 사용자의 상태에 따라 부하 조절이 가능하며 운동기기의 소형화 및 원가 절감 등의 장점을 갖는 운동기기 적용이 가능할 것으로 기대된다. In this study, we propose a non-contact circular eddy current load brake using permanent magnet that can be applied to the rehabilitation exercise equipment . The circular eddy current load brake is manufactured and is evaluated for performance. This has the torque value of 49% compared to a 『ㄷ』 type eddy current load brake having a fixed load. And we confirmed that load is regulated due to the conductivity and air gap. Proposed load brake is adjustable according to the user"s condition and can be applied to the equipment having advantages such as miniaturization and cost reduction.
DTG의 性質을 갖는 高速竝列多値論理回路의 設計에 관한 硏究
나기수,신부식,최재석,박춘명,김흥수,Na, Gi-Su,Shin, Boo-Sik,Choi, Jai-Sok,Park, Chun-Myoung,Kim, Heung-Soo 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.6
본 논문에서는 입출력간의 연관관계가 트리구조로 표현되는 DTG에 의한 고속병렬다치논리회로를 설계하는 알고리즘을 제안하였다. 본 논문에서는 Nakajima 등에 의해 제안된 알고리즘의 문제점을 도출한 후, 최적화된 분할연산회로설계를 위하여 트리구조에 기초를 둔 수학적인 해석의 개념을 소개한다. 본 논문에서 제안한 알고리즘은 Nakajima 등에 의해 제안된 알고리즘으로는 설계가 가능하지 않았던 임의의 절점을 갖는 DTG에 대해서도 회로를 설계할 수 있다는 장점이 있다. Nakajima 등에 의해 제안된 알고리즘과 본 논문에서 제한한 알고리즘을 회로설계의 관점에서 비교하여 본 논문의 알고리즘이 모든 경우의 DTG에서 보다 최적화 설계를 할 수 있음을 증명하였다. 그리고 예제를 통해 본 논문에서 제안한 알고리즘의 유용성을 증명해 보였다. This paper proposes algorithms that design the highly parallel multiple-valued logic circuit of DTG(Directed Tree Graph) to be represented by tree structure relationship between input and output of nodes. The conventional Nakajima's algorithms have some problems so that this paper introduce the concept of mathematical analysis based on tree structure to design optimized locally computable circuit. Using the proposed circuit design algorithms in this paper it is possible to design circuit in that DTG have any node number - not to design by Nakajima's algorithms. Also, making a comparison between the circuit design using Nakajim's algorithms and this paper's, we testify that proposed algorithms in this paper optimizes circuit design all case of DTG. Some examples are shown to demonstrate the usefulness of the circuit design algorithm.
MVL Data Converters Using Neuron MOS Down Literal Circuit
한성일,나기수,최영희,김흥수,Han, Sung-Il,Na, Gi-Soo,Choi, Young-Hee,Kim, Heung-Soo Institute of Korean Electrical and Electronics Eng 2003 전기전자학회논문지 Vol.7 No.2
본 논문에서는 다치논리(Multiple-Valued Logic : MVL)를 위한 데이터 변환기의 설계방법에 대해서 논의한다. 3.3 v의 단일 전원의 4 디지트의 CMOS 아날로그 4치 변환기(Analog to Quaternary Converter : AQC)와 4치 아날로그 변환기(Quaternary to Analog Converter)를 뉴런모스를 사용한 다운리터럴회로(Down-Literal Circuit : DLC)를 사용하여 설계하였다. 뉴런모스 다운리터럴회로는 제안된 AQC와 QAQ가 4개의 전압 레벨값을 출력과 입력으로 사용하게 하며, 소자의 다중 문턱전압 특성을 갖게한다. 제안된 AQC -QAC 회로는 구조면에서 전전력 소모의 특성을 갖는다. This paper describes the design techniques of the data converters for Multiple-Valued Logic(MVL). A 3.3V low power 4 digit CMOS analog to quaternary converter (AQC) and quaternary to analog converter (QAC) mainly designed with the neuron MOS down literal circuit block has been introduced. The neuron MOS down literal architecture allows the designed AQC and QAC to accept analog and 4 level voltage inputs, and enables the proposed circuits to have the multi-threshold properity. Low power consumption of the AQC and QAC are achieved by utilizing the proposed architecture.
변기영,나기수,김흥수,Byun, Gi-Young,Na, Gi-Soo,Kim, Heung-Soo 한국전기전자학회 2004 전기전자학회논문지 Vol.8 No.1
본 논문에서는 KOA를 적용하여 유한체 승산의 새로운 연산기법을 제시하였다. 먼저, 승산의 전개를 위해 주어진 다항식을 2분 또는 3분하여 각각 2항식과 3항식으로 재구성한 후 정의된 보조다항식을 사용하여 승산을 이루도록 하였다. 승산된 다항식에 모듈러 환원을 적용하기 위해 mod $F({\alpha})$ 연산식을 새롭게 전개하여 제시하였다. 제시된 연산기법들을 적용하여 $GF(2^m)$상의 승산회로를 구성하였고, Parr의 회로와 비교하였다. 비교논문의 경우 $GF((2^4)^n)$을 전제함으로써 그 적용이 매우 제한적이나, 본 논문에서는 $m=2^n$과 $m=3^n$인 경우를 보임으로써 그 적용이 Parr의 회로에 비해 보다 확장되었다. This paper proposes new multiplicative techniques over finite field, by using KOA. At first, we regenerate the given polynomial into a binomial or a trinomial to apply our polynomial multiplicative techniques. After this, the product polynomial is archived by defined auxiliary polynomials. To perform multiplication over $GF(2^m)$ by product polynomial, a new mod $F({\alpha})$ method is induced. Using the proposed operation techniques, multiplicative circuits over $GF(2^m)$ are constructed. We compare our circuit with the previous one as proposed by Parr. Since Parr's work is premised on $GF((2^4)^n)$, it will not apply to general cases. On the other hand, the our work more expanded adaptive field in case m=3n.
병렬판구조를 이용한 소형 6축 힘/토크센서의 설계 및 특성평가
주진원,나기수,김갑순,Joo, Jin-Won,Na, Gi-Su,Kim, Gap-Sun 대한기계학회 1998 大韓機械學會論文集A Vol.22 No.2
This paper describes the design processes and evaluation results of a small-sized six-axis force/torque sensor. The new six-axis force/torque sensor including S-type structure has been developed using a parallel plate structure as a basic sensing element. In order tominimize coupling errors, the location of strain gages has been determined based on the finite element analysis and the connections of strain gages have been made such that the bridge circuit with 4 strain gages becomes balanced. Several design modifications result in a similar strain sensitivity for six-axis forces and moments, and the reduced coupling errors of 2.6% FS between each forces and moments. Calibration test results show that the six-axis load cell developed which has light weight of 135g and the maximum capacities of 196 N in forces and 19.6 N.m in moments is estimated to be within 7.1% FS in coupling error.