일제강점기 강원지역 형평운동(衡平運動)

전흥우(Jeon, Heung-Woo) 강원대학교 인문과학연구소 2013 인문과학연구 Vol.0 No.38

이 연구의 목적은 기존의 국내 형평운동 연구에서 주목받지 못했던 지역, 특히 강원지역의 형평운동을 고찰함으로써 국내 형평운동 연구의 지평을 넓히려는 데 있다. 주지하다시피 일제는 3.1운동 이후 무단통치에서 문화정치로 통치전략을 수정했고, 이는 언론ㆍ출판ㆍ집회ㆍ결사 등 최소한의 자유가 허용되는 계기가 되었다. 그 결과 1920년대에 한글신문이 발행되고, 수많은 사회단체가 폭발적으로 생겨나 각 방면에서 활발한 사회운동이 전개되기도 했다. 형평운동(衡平運動)은 이런 역사적 시공간에서 탄생한 신분해방운동이다. 형평운동은 1923년 4월 진주에서 형평사(衡平社)가 창립된 이래 빠른 속도로 전국에 확산되었는데, 형평사는 1935년 친일적인 대동사(大同社)로 변질되기까지 백정계급의 대변자로 신분해방운동을 전개하며 전국적인 조직으로 성장하였다. 이러한 시대적 조류에 발맞춰 강원지역 형평운동 또한 1923년 말에서 1924년 초부터 시작되었다. 춘천ㆍ화천을 시작으로 횡성.원주 등 영서지역에서 먼저 시작된 강원지역 형평운동은 1925년에는 강릉ㆍ삼척ㆍ울진 등 영동지역으로 파급되어 1927년까지 최대 17개의 지역조직을 설립하였다. 강원지역 형평사 각 지사 및 분사의 사원은 한 때 200여 명에 달했던 원주를 제외하고는 대부분 기껏해야 수십 명에 불과하였지만, 백정에 대한 사회적 차별반대와 경제적 생존권 수호, 그리고 취학 및 야학 등 계몽적 교육활동을 적극적으로 전개하였다. 강원지역의 형평운동에서 조선일보ㆍ동아일보ㆍ시대일보 등 신문사 지국의 기자로 활동하며 지역사회운동을 주도한 청년 및 지식인들과 여타의 사회운동가들의 역할을 빼놓을 수 없다. 다른 지역과 마찬가지로, 강원지역에서도 이들의 지원과 협력에 힘입어 형평운동은 성장할 수 있었다. The purpose of this paper is to extend the prospect of the study on the Hyoung-pyoung Movement by considering the Hyoung-pyoung Movement in Gang-won region. It is known that after the March First Independence Movement, Japanese Empire changed the governing from ‘military government’ to ‘cultural rule’ and admitted of a minimum freedom of press, publishing, meeting, and association. As a result, the Han-geul newspapers were issued, and a number of social groups appeared so explosively in the 1920s that social movements were animatedly developed in various fields. In this historic space and time, the Hyoung-pyoung Movement began as a status emancipation movement. The Hyoung-pyoung Movement spread across the nation rapidly after Hyoung-pyoung-sa was founded in April 1923. Hyoung-pyoung-sa developed a status emancipation movement as a spokesman of the butcher class and grew into a national organization until it was transformed into a pro-Japanese Dae-dong-sa in 1935. With those current times, the Hyoung-pyoung Movement in Gang-won region was also started at the end of 1923 or the beginning in 1924. It first started in Young-seo region as Chun-cheon, Hwa-cheon, Hoeng-seong, Won-ju etc and spread to Young-dong region as Gang-reung, Sam-cheok, Ul-jin etc in 1925, and established up to 17 regional groups by 1927. With the exception of Won-ju in which the number of members reached 200, in most of Hyoung-pyoung-sa branches, the number of members was only a few dozens of people. However they developed actively campaigns against social discrimination, actions for protection of their economic rights to live, and enlightening educational activities such as sending their children to school or operating the Evening School. It is not permitted to exclude, in the Hyoung-pyoung movement of Gangwon region, the role of social activists and other intellectuals and youth who act as a reporter of newspaper bureau of Chosun Ilbo, Dong-A Ilbo, and Sidae Ilbo, and led the community movement. In this region as well as the others, thanks to their support and cooperation, the Hyoung-pyoung movement was able to grow up.

와이브로 보안용 AES기반의 Key Wrap/Unwrap 코어 설계

김종환,전흥우,신경욱,Kim, Jong-Hwan,Jeon, Heung-Woo,Shin, Kyung-Wook 한국정보통신학회 2007 한국정보통신학회논문지 Vol.11 No.7

본 논문에서는 휴대인터넷 와이브로 (WiBro) 시스템의 보안계층 중 암호 키 (Traffic Encryption Key; TEK)를 암호 복호하는 key wrap/unwrap 알고리듬의 효율적인 하드웨어 설계에 대해 기술한다. 설계된 key wrap/unwrap 코어 (WB_KeyWuW)는 AES (Advanced Encryption Standard) 알고리듬을 기반으로 하고 있으며, 128비트의 TEK를 128비트의 KEK (Key Encryption Key)로 암호화하여 192비트의 암호화된 키를 생성하고, 192비트의 암호화된 키를 복호화하여 128비트의 TEK로 복호하는 기능을 수행한다. 효율적인 하드웨어 구현을 위해 라운드 변환 블록에 하드웨어 공유기법을 적용하여 설계하였으며, 또한 하드웨어 복잡도에 가장 큰 영향을 미치는 SubByte/InvSubByte 블록을 체 변환 방법을 적용하여 구현하였다. 이를 통해, LUT (Lookup Table)로 구현하는 방식에 비해 약 25%의 게이트 수를 감소시켰다. Verilog-HDL로 설계된 WB_KeyWuW 코어는 약 14,300개의 게이트로 구현되었으며, 100-MHz@3.3-V의 클록으로 동작하여 $16{\sim}22-Mbps$의 성능이 예상되어 와이브로 시스템 보안용 하드웨어 구현을 위한 IP로 사용될 수 있다. This paper describes an efficient hardware design of key wrap/unwrap algorithm for security layer of WiBro system. The key wrap/unwrap core (WB_KeyWuW) is based on AES (Advanced Encryption Standard) algorithm, and performs encryption/decryption of 128bit TEK (Traffic Encryption Key) with 128bit KEK (Key Encryption Key). In order to achieve m area-efficient implementation, two design techniques are considered; First, round transformation block within AES core is designed using a shared structure for encryption/decryption. Secondly, SubByte/InvSubByte blocks that require the largest hardware in AES core are implemented by using field transformation technique. As a result, the gate count of the WB_KeyWuW core is reduced by about 25% compared with conventional LUT (Lookup Table)-based design. The WB_KeyWuW con designed in Verilog-HDL has about 14,300 gates, and the estimated throughput is about $16{\sim}22-Mbps$ at 100-MHz@3.3V, thus the designed core can be used as an IP for the hardware design of WiBro security system.

해쉬 알고리듬 표준 HAS-l60의 저면적 하드웨어 구현

김해주,전흥우,신경욱,Kim, Hae-Ju,Jeon, Heung-Woo,Shin, Kyung-Wook 한국정보통신학회 2010 한국정보통신학회논문지 Vol.14 No.3

This paper describes a hardware design of hash function processor which implements Korean Hash Algorithm Standard HAS-160. The HAS-160 processor compresses a message with arbitrary lengths into a hash code with a fixed length of 160-bit. To achieve high-speed operation with small-area, arithmetic operation for step-operation is implemented by using a hybrid structure of 5:3 and 3:2 carry-save adders and carry-select adder. It computes a 160-bit hash code from a message block of 512 bits in 82 clock cycles, and has 312 Mbps throughput at 50 MHz@3.3-V clock frequency. The designed HAS-160 processor is verified by FPGA implementation, and it has 17,600 gates on a layout area of about $1\;mm^2$ using a 0.35-${\mu}m$ CMOS cell library. 임의의 길이의 메시지를 160 비트의 해쉬(hash) 코드로 압축하는 한국형 해쉬 알고리듬 표준 HAS-160의 하드웨어 구현에 대해 기술한다. 저면적 구현과 고속 연산을 위해 단계연산 회로를 5:3 및 3:2 캐리보존 가산기(carry-save adder)와 캐리선택 가산기(carry-select adder)의 혼합구조를 사용하여 설계하였다. 512 비트 메시지 블록으로부터 160 비트의 해쉬코드를 생성하는데 82 클록주기가 소요되며, 50 MHz@3.3-V로 동작하는 경우 312 Mbps의 성능을 나타낸다. 설계된 HAS-160 프로세서는 FPGA 구현을 통해 기능을 검증하였으며, 0.35-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 17,600개의 게이트와 약 $1\;mm^2$의 면적으로 구현되었다.

다중 표준용 파라미터화된 비터비 복호기 IP 설계

박상덕,전흥우,신경욱,Park, Sang-Deok,Jeon, Heung-Woo,Shin, Kyung-Wook 한국정보통신학회 2008 한국정보통신학회논문지 Vol.12 No.6

부호화율과 구속장을 선택적으로 지정할 수 있는 다중 표준용 파라미터화된 비터비 복호기의 효율적인 설계에 대해 기술한다. 설계된 비터비 복호기는 부호화율 1/2과 1/3, 구속장 7과 9를 지원하여 4가지 모드로 동작하도록 파라미터화된 구조로 설계되었으며, 각 동작모드에서 공통으로 사용되는 블록들의 공유가 극대화되는 회로구조를 적용하여 면적과 전력소모가 최소화되도록 하였다. 또한, one-point 역추적 알고리듬에 최적화된 ACCS (Accumulate-Subtract) 회로를 적용하였으며, 이를 통해 완전 병렬구조에 비해 ACCS 회로의 면적을 약 35% 감소시켰다. 설계된 비터비 복호기 코어는 0.35-um CMOS 셀 라이브러리로 합성하여 79,818 게이트와 25,600비트의 메모리로 구현되었으며, 70 MHz 클록으로 동작하여 105 Mbps의 성능을 갖는다. 설계된 비터비 복호기의 BER (Bit Error Rate) 성능에 대한 시뮬레이션 결과, 부호화율 1/3과 구속장 7로 동작하는 경우에 3.6 dB의 $E_b/N_o$에서 $10^{-4}$의 비트 오류율을 나타냈다. This paper describes an efficient design of a multi-standard Viterbi decoder that supports multiple constraint lengths and code rates. The Viterbi decoder is parameterized for the code rates 1/2, 1/3 and constraint lengths 7,9, thus it has four operation nodes. In order to achieve low hardware complexity and low power, an efficient architecture based on hardware sharing techniques is devised. Also, the optimization of ACCS (Accumulate-Subtract) circuit for the one-point trace-back algorithm reduces its area by about 35% compared to the full parallel ACCS circuit. The parameterized Viterbi decoder core has 79,818 gates and 25,600 bits memory, and the estimated throughput is about 105 Mbps at 70 MHz clock frequency. Also, the simulation results for BER (Bit Error Rate) performance show that the Viterbi decoder has BER of $10^{-4}$ at $E_b/N_o$ of 3.6 dB when it operates with code rate 1/3 and constraints 7.

실영상처리를 위한 셀룰러 신경망 설계

김승수,전흥우,Kim Seung-Soo,Jeon Heung-Woo 한국정보통신학회 2006 한국정보통신학회논문지 Vol.10 No.2

셀룰러 신경망(Cellular Neural Network: CNN)은 간단한 처리요소인 셀들의 배열로 이루어져 있으며 각 셀들은 국부적인 연결특성과 공간불변 템플릿 특성을 갖는다. 따라서 CNN은 하드웨어로 구현하는데 매우 적합한 구조를 갖는다. 그러나 CNN 하드웨어 프로세서를 실제의 대형 영상의 화소와 1:1로 매핑하는 것은 불가능하다. 본 논문에서는 소규모의 CNN 셀 블록을 사용하여 대규모의 영상을 블록단위로 처리하는 실용적인 시다중화 영상처리 기법을 적용할 수 있는 파이프라인 입${\cdot}$출력을 갖는 $5{\times}5$ CNN 하드웨어 프로세서를 설계하였다. 그리고 윤곽선 검출과 그림자 검출 실험을 통하여 구현된 CNN 하드웨어 프로세서의 동작을 검증하였다. The cellular neural networks have the structure that consists of an array of the same cell which is a simple processing element, and each of the cells has local connectivity and space invariant template properties. So, it has a very suitable structure for the hardware implementation. But, it is impossible to have a one-to-one mapping between the CNN hardware processors and the pixels of the practical large image. In this paper, a $5{\times}5$ CNN hardware processor with pipeline input and output that can be applied to the time-multiplexing processing scheme, which processes the large image with a small CNN cell block, is designed. the operation of the implemented $5{\times}5$ CNN hardware processor is verified from the edge detection and the shadow detection experimentations.

OFDM 기반 통신 시스템용 단일 메모리 구조의 64~8,192점 FFI/IFFFT 코어 생성기

임창완,전흥우,신경욱,Yeem, Chang-Wan,Jeon, Heung-Woo,Shin, Kyung-Wook 한국정보통신학회 2010 한국정보통신학회논문지 Vol.14 No.1

본 논문에서는 OFDM 기반의 통신 시스템용 FFT/IFFT 코어 생성기 (FCore_Gen)를 구현하였다. FCore_Gen은 FFT 길이, 입력 비트수, 내부 중간 결과 값의 비트수, 격자계수 비트수 등의 선택에 따라 총 640가지 의 FFT/IFFT 코어를 Verilog-HDL 코드로 생성한다. 생성되는 FFT/IFFT 코어는 in-place 방식의 단일 메모리 구조를 기반으로 하며, FFT 길이에 따라 radix-4, radix-2 알고리듬의 혼합 구조가 적용된다. 또한, 메모리 감소와 연산 정밀도 향상을 위하여 중간 결과 값의 크기에 따른 조건적 스케일링이 연산 stage 단위로 적용되도록 하였다. 생성되는 코어를 $0.35-{\mu}m$ CMOS 표준 셀로 합성 한 결과 75-MHz@3.3-V의 속도로 동작 가능하여 64점 FFT 연산에 $2.55-{\mu}s$가 소요되고, 8192 점 FFT 연산에 $762.7-{\mu}s$가 소요되어 OFDM기반의 무선 랜, DMB, DVB 시스템의 요구조건을 만족한다. This paper describes a core generator (FCore_Gen) which generates Verilog-HDL models of 640 different FFT/IFFT cores with selected parameter value for OFDM-based communication systems. The generated FFT/IFFT cores are based on in-place single memory architecture and use a hybrid structure of radix-4 and radix-2 DIF algorithm to accommodate various FFT lengths. To achieve both memory reduction and the improved SQNR, a conditional scaling technique is adopted, which conditionally scales the intermediate results of each computational stage. The cores synthesized with a $0.35-{\mu}m$ CMOS standard cell library can operate with 75-MHz@3.3-V, and a 8,192-point FFT can be computed m $762.7-{\mu}s$, thus the cores satisfy the specifications of wireless LAN, DMB, and DVB systems.

$5\times5$ CNN 하드웨어 및 전.후 처리기 구현

김승수,전흥우,Kim Seung-Soo,Jeon Heung-Woo 한국정보통신학회 2006 한국정보통신학회논문지 Vol.10 No.5

The cellular neural networks have shown a vast computing power for the image processing in spite of the simplicity of its structure. However, it is impossible to implement the CNN hardware which would require the same enormous amount of cells as that of the pixels involved in the practical large image. In this parer, the $5\times5$ CNN hardware and the pre post processor which can be used for processing the real large image with a time-multiplexing scheme are implemented. The implemented $5\times5$ CNN hardware and pre post processor is applied to the edge detection of $256\times256$ lena image to evaluate the performance. The total number of block. By the time-multiplexing process is about 4,000 blocks and to control pulses are needed to perform the pipelined operation or the each block. By the experimental resorts, the implemented $5\times5$ CNN hardware and pre post processor can be used to the real large image processing. 셀룰러 신경회로망(Cellular Neural Networks: CNN)은 그 구조가 간단함에도 불구하고 강력한 연산능력을 가지고 있어 영상처리에 이용되어 왔다. 그러나 실제의 대규모 영상에 포함된 화소의 양과 같은 막대한 셀들을 필요로 하는 CNN하드웨어를 구현하는 것은 불가능하다. 본 논문에서는 시 다중화 처리 기법으로 대규모 실영상을 처리할 수 있는 $5\times5$ CNN 하드웨어와 전 후 처리기를 구현하였다. 구현된 $5\times5$ CNN 하드웨어와 전 후 처리기의 성능을 평가하기 위해 $ 레나영상에 대해 윤곽선 검출을 수행하였으며, 약 4,000번의 시다중화 블록처리와 각 블록 마다 10번의 제어 펄스에 의한 파이프라인 동작에 의해 영상처리가 수행되었다. 따라서 본 논문에서 구현된 $5\times5$ CNN 하드웨어와 전 후 처리기를 실영상 처리에 이용할 수 있다.

MIPI C-PHY의 심볼 인코딩 및 디코딩 분석

신기웅(Gi-Woong Shin),전흥우(Heung-Woo Jeon),이용환(Yong-Hwan Lee) 한국정보기술학회 2015 Proceedings of KIIT Conference Vol.2015 No.6

무연솔더용 Sn-Bi-X계 합금의 연구

박정애(jeongae Park),김성진(sungjin Kim),전흥우(heungwoo Jeon),노재승(Jaeseung Roh),조수정(soojeong Jo),이은영(eunyoung Lee),황운희(unhui Hwang),구기영(Gu, youngho Yun),윤영호(youngho Yun) 제어로봇시스템학회 2011 제어로봇시스템학회 합동학술대회 논문집 Vol.1 No.2

본 연구의 전자제품조립용 Pb free 합금개발에서는 지금까지 사용되어오던 Pb-Sn계와 완전히 다른 합금계로 변경하는 것은 아니라 Sn을 베이스로 하고 여기에 Pb 대신에 다른 원소들을 첨가한 합금을 주축으로 개발하고자한다. Sn을 베이스로 하는 이유로는 Sn이외의 다른 원소들은 대부분 융점이 높고 융점이 낮은 Ga, In등은 고가이며 매장량이 적어 충분한 생산성을 갖고 있지 못한 실정이다. 그러므로 Sn의 장점인 1)환경문제를 전혀 일으키지 않는다 2)자원이 아주 풍부하다 3)전기전도도는 Pb 보다 양호하다는 등의 이점을 충분히 활용하고 약간의 단점인 융점이 232 ℃로 약간 높으나 합금화에 의해 해결 가능 할 것으로 예상되며 이에 해당되는 첨가원소로는 Sb, Ag, In, Bi, Cu 등을 소량씩 단독 혹은 복합 첨가하여 Pb계를 대용할 저가의 Sn계 솔더를 개발하고자 한다.

PETRI NET 를 이용한 평행 예측 - 교정 연산에 관한 연구

전흥우,차균현 고려대학교 공학기술연구소 1982 고려대학교 생산기술연구소 연구보고 Vol.17 No.1

Petri Net is a modeling device for representing and studying concurrent and parallel systems. In this paper, the papallol predictor-corrector algorithm using Petri net is discussed. And, an application of this model to the computation of the test equation and the state equation for the tunnel diode oscillator is presented. In this way, algorithms and systems can be analyzed concretely, and programed according to the transition firing sequence.