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      • 3D 시뮬레이션을 이용한 회수박스 시스템 경제성분석

        신경욱,문덕희,김지관,박영진 한국산업경영시스템학회 2009 한국산업경영시스템학회 학술대회 Vol.2009 No.추계

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      • KCI등재

        무선 랜 모뎀용 저전력 FFT/IFFT프로세서 설계

        신경욱,Shin Kyung-Wook 한국통신학회 2004 韓國通信學會論文誌 Vol.29 No.11A

        OFDM (Orthogonal Frequency Division Multiplexing) 기반의 무선 랜 모뎀에 사용되는 고속/저전력 64-점 FFT/IFFT 프로세서 코어를 설계하였다. Radix-2/4/8 DIF (Decimation-In-Frequency) FFT 알고리듬을 R2SDF (Radix-2 Single-path Delay Feedback) 구조에 적용하여 설계하였으며, 내부 데이터 흐름 특성에 대한 분석을 토대로 데이터 패스의 불필요한 switching activity를 제거함으로써 전력소모를 최소화하였다. 회로 레벨에서는 내부의 상수 곱셈기와 복소수 곱셈기를 절사형(truncated) 구조로 설계하여 칩 면적과 전력소모가 감소되도록 하였다. Verilog-HDL로 설계된 64점 FFT/IFFT 코어는 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 28,100 게이트로 합성되었으며, 추출된 게이트 레벨 netlist와 SDF를 이용한 타이밍 시뮬레이션 결과, 50-MHz@2.5-V로 안전하게 동작하는 것으로 검증되어 64점 FFT/IFFT 연산에 1.3-${\mu}\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어를 FPGA에 구현하여 다양한 테스트 벡터로 동작시킨 결과 정상 동작함을 확인하였으며, 50-dB 이상의 신호대잡음비(SNR) 성능과 50-MHz@2.5-V 동작조건에서 약 69.3-mW의 평균 전력모소를 나타내었다. A low-power 64-point FFT/IFFT processor core is designed, which is an essential block in OFDM-based wireless LAM modems. The radix-2/418 DIF (Decimation-ln-Frequency) FFT algorithm is implemented using R2SDF (Radix-2 Single-path Delay Feedback) structure. Some design techniques for low-power implementation are considered from algorithm level to circuit level. Based on the analysis on infernal data flow, some unnecessary switching activities have been eliminated to minimize power dissipation. In circuit level, constant multipliers and complex-number multiplier in data-path are designed using truncation structure to reduce gate counts and power dissipation. The 64-point FFT/IFFT core designed in Verilog-HDL has about 28,100 gates, and timing simulation results using gate-level netlist with extracted SDF data show that it can safely operate up to 50-MHz@2.5-V, resulting that a 64-point FFT/IFFT can be computed every 1.3-${\mu}\textrm{s}$. The functionality of the core was fully verified by FPGA implementation using various test vectors. The average SQNR of over 50-dB is achieved, and the average power consumption is about 69.3-mW with 50-MHz@2.5-V.

      • KCI등재후보

        R4SDF/R4SDCHybrid 구졸르 이용한 메모리 효율적인 2k/8k FFT/IFFT 프로세서 설계

        신경욱 한국정보통신학회 2004 한국정보통신학회논문지 Vol.8 No.2

        This paper describes a design of 8192/2048-point FFT/IFFT processor (CFFT8k2k), which performs multi-carrier modulation/demodulation in OFDM-based DVB-T receiver. Since a large size FFT requires a large buffer memory, two design techniques are considered to achieve memory-efficient implementation of 8192-point FFT/IFFT. A hybrid structure, which is composed of radix-4 single-path delay feedback (R4SDF) and radix-4 single-path delay commutator (R4SDC), reduces its memory by 20% compared to R4SDC structure. In addition, a memory reduction of about 24% is achieved by a novel two-step convergent block floating-point scaling. As a result, it requires only 57% of memory used in conventional design, reducing chip area and power consumption. The CFFT8k2k core is designed in Verilog-HDL, and has about 102,000 gates, RAM of 292k bits, and ROM of 39k bits. Using gate-level netlist with SDF which is synthesized using a 0.25-㎛ CMOS library, timing simulations show that it can safely operate with 50-㎒ clock at 2.5-V supply, resulting that a 8192-point FFT/IFFT can be computed every 164-㎲. The functionality of the core is fully verified by FPGA implementation, and the average SQNR of 60-dB is achieved. OFDM 방식의 DVB-T 수신기에서 다수 반송파의 변ㆍ복조를 수행하는 8192점/2048점 FFT/IFFT 프로세서 (CFFT8k2k)를 설계하였다. 8192점 FFT와 같이 변환 크기가 큰 경우에는 매우 큰 용량의 메모리가 필요하므로, 메모리 효율적인 설계가 중요하다. 본 논문에서는 R4SDC (Radix-4 Single-path Delay Commutator)와 R4SDF (Radix-4 Single-path Delay Feedback)를 혼합한 Hybrid 구조를 적용함으로써 R4SDC 단일 구조에 비해 약 20%의 메모리를 줄였으며, 2단계 수렴 블록 부동점 스케일링 기법을 적용함으로써 기존의 CBFP 방식에 비해 약 24%의 메모리를 감소시켰다. 이와 같은 메모리 효율적인 설계를 통해, 기존 방식의 약 57%의 메모리만으로 구현되었으며, 칩 면적과 전력소모가 크게 감소되었다. CFFT8k2k 코어는 Verilog-HDL로 설계되었으며, 102,000여 개의 게이트, 292k 비트의 RAM, 그리고 39k 비트의 ROM으로 구현되었다. 0.25-㎛ CMOS 라이브러리로 합성된 게이트 레벨 netlst와 SDF를 이용한 타이밍 시뮬레이션 결과, 2.5-V 전원전압에서 50-㎒로 안전하게 동작함을 확인하였으며, 8192점 FFT/IFFT 연산에 164-㎲가 소요되어 DVB-T 사양을 만족하는 것으로 평가되었다. 설계된 CFFT8k2k 코어는 FPGA로 구현하여 정상 동작함을 확인하였으며, 8192점 FFT의 평균 SQNR은 약 60-dB로 분석되었다.

      • KCI등재
      • KCI등재

        Vector-radix 2차원 고속 DCT의 VLSI 구현을 위한 효율적인 어레이 알고리듬

        신경욱,전흥우,강용섬 한국통신학회 1993 韓國通信學會論文誌 Vol.18 No.12

        본 논문에서는 vector-radix 2차원 고속 DCT(VR-FCT)를 VLSI 병렬계산하기 위한 효율적인 어레이 알고리듬을 제안하고, 이를 집적회로로 구현하기 위한 회로를 설계하였다. VR-FCT 알고리듬의 버터플라이 연산부분을 2차원 어레이에 매핑하여 이를 병렬 및 파이프라인 처리함을써 VR-FCT 알고리듬의 고속성과 2차원 어레이의 병렬성 및 국부통신 특성을 동시에 이용할 수 있다는 특징을 갖는다. 제안된 구현방식은 RCA 방식과는 달리 transposition 메모리가 필요치 않으며, 2차원 어레이의 구조적인 규칙성, 모듈성 및 국부연결성 등에 의해 회로설계 시간의 단축, 설계검증 및 설계변경등이 용이하여 VLSI 구현에 매우 적합하다. 연산회로는 곱셈기를 사용하기않고 가산기만으로 설계하였으며, 2의 보수연산 대신에 Canonic-Signed Didit(CSD) 코드를 사용함으로써 약 30%의 가산횟수를 줄일 수 있었다. 제안된 방법의 DCT 연산과정을 C언어로 모델링하여 회로의 유한 레지스터 길이에 대한 연산정밀도를 분석하였다. 제안된 어레이 알고리듬의 시간성능은 (N*N) 2차원 DCT에 대해 O(N+Nnzd-log2N)의 시간 복잡도를 갖는다. 시뮬레이션 결과고부터 Nnzp=4이고 50MHz 클럭이 사용되는 경우, (8*8) DCT계산에 약 0.88 sec가 소요괴며, 약 72*10 pixels/sec의 연산성능이 예상된다. This paper describes an efficient array algorithm for parallel computation of vector-radix two-dimensional (2-D) fast discrete cosine transform (VR-FCT), and its VLSI implementation. By mapping the 2-D VR-FCT onto a 2-D array of processing elements (PEs), the butterfly structure of the VR-FCT can be efficiently importanted with high concurrency and local communication geometry. The proposed array algorithm features architectural modularity, regularity and locality, so that it is very suitable for VLSI realization. Also, no transposition memory is required, which is invitable in the conventional row-column decomposition approach. It has the time complexity of O(N+Nnzp-log2N) for (N*N) 2-D DCT, where Nnzd is the number of non-zero digits in canonic-signed digit(CSD) code, By adopting the CSD arithmetic in circuit desine, the number of addition is reduced by about 30%, as compared to the 2`s complement arithmetic. The computational accuracy analysis for finite wordlength processing is presented. From simulation result, it is estimated that (8*8) 2-D DCT (with Nnzp=4) can be computed in about 0.88 sec at 50 MHz clock frequency, resulting in the throughput rate of about 72 Mega pixels per second.

      • N점 FFT를 O(N)의 시간복잡도로 계산하는 새로운 병렬처리 구조

        신경욱 金烏工科大學校 1991 論文集 Vol.12 No.-

        본 논문에서는 고해상도 고속 퓨리어 변환 (fast Fourier transform)의 실시간 계산을 위한 새로운 VLSI 어레이 구조를 제안하고, 제안된 어레이 구조를 이용하여 ?? point FFT를 계산하기위한 완전한 알고리즘을 제안한다. 이를 위하여, 2차원 어레이의 index 공간(i,j)를 새로운 index 공간 (??)와 (??)로 매핑하기 위한 새로운 index 매핑 방법을 고안하였다. 제안된 어레이 구조는 다음과 같은 특징을 갖는다. 첫째, N-point FFT 계산에 소요되는 시간 복잡도 (Time Complexity)가 ??이다. 이는 기존의 2차원 어레이의 ??보다 ??배 개선된 것이며 따라서, N이 큰 고해상도 FFT의 경우에 연산시간이 크게 개선된다. 둘째, 제안된 어레이 구조는 2차원 sub-array 모듈들이 병렬 및 파이프라인 방식으로 동작하므로 데이터처리의 병렬성이 극대화된다. 넷째, 처리요소의 기본 연산을 기존의 버터플라이 연산 대신에 새로운 반쪽 버터플라이 연산으로 정의함으로써 데이터 셔플링 시간이 반으로 줄었으며, 처리요소의 연산참여율이 50%에서 100%로 두배 향상되었다.

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