5.8GHz/5.2GHz/2.4GHz 무선 랜 응용을 위한 선형 이득 CMOS LC VCO의 설계

안태원,문용,Ahn Tae-Won,Moon Yong 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.6

삼중 대역 무선 랜 응용을 위한 CMOS LC VCO를 1.8V 0.18$\mu$m CMOS 공정으로 설계하였다. 저잡음 특성을 얻기 위하여 VCO 코어는 PMOS 트랜지스터로 구성하였으며 인덕터와 캐패시터를 선택적으로 스위칭하는 기법을 적용하여 5.8GHz 대역 (5.725$\~$5.825GHz), 5.2GHz 대역 (5.150$\~$5.325GHz), 그리고 2.4GHz 대역 (2.412$\~$2.484GHz)에서 동작 가능한 것을 확인하였다. 또한 MOS 버랙터(varactor)에 다중 바이어스를 적용하고 최적화하여 캐패시턴스의 선형 특성을 개선함으로써 VCO의 이득을 선형화하고 PLL의 안정도를 크게 개선하였다. VCO 코어의 소모 전류는 2mA, 면적은 $570{\mu}m{\times}600{\mu}m$이며, 3가지 주파수 대역 모두 1MHz 옵셋에서 -110dBc/Hz 이하의 잡음 특성이 가능함을 확인하였다. CMOS LC VCO for tri-bind wireless LAN applications was designed in 1.8V 0.18$\mu$m CMOS process. PMOS transistors were chosen for VCO core to reduce flicker noise. The possible operation was verified for 5.8GHz band (5.725$\~$5.825GHz), 5.2GHz band (5.150$\~$5.325GHz), and 2.4GHz band (2.412$\~$2.484GHz) using the switchable L-C resonators. To linearize its frequency-voltage gain (Kvco), optimized multiple MOS varactor biasing technique was used for capacitance linearization and PLL stability improvement. VCO core consumed 2mA current and $570{\mu}m{\times}600{\mu}m$ die area. The phase noise was lower than -110dBc/Hz at 1MHz offset for tri-band frequencies.

Design of CMOS LC VCO with Fast AFC Technique for IEEE 802.11a/b/g Wireless LANs

안태원,윤찬근,문용,Ahn Tae-Won,Yoon Chan-Geun,Moon Yong The Institute of Electronics and Information Engin 2006 電子工學會論文誌-CI (Computer and Information) Vol.43 No.9

본 논문에서는 IEEE 802.11a/b/g 무선 랜을 위하여 고속 AFC 기법이 적용된 CMOS LC VCO의 설계를 다룬다. 1.8V $0.18{\mu}m$ CMOS 공정을 사용하였으며, 현재 국제적으로 표준화가 진행된 모든 무선 랜 응용에 적합하도록 인덕터 및 캐패시터를 스위칭하는 방법으로 5.8GHz 대역, 5.2GHz 대역 및 2.4GHz 대역에서 동작하도록 설계하였다. 또한 주파수-전압 특성을 선형화하기 위하여 최적화된 버랙터 바이어싱 기법을 사용하였으며, 필요로 하는 모든 대역에서 저잡음 특성을 유지하기 위하여 4비트 캐패시터 뱅크를 사용하고, 광대역 디지털 주파수 검출기를 이용한 고속 AFC 기법을 구현하여 그 동작을 확인하였다. CMOS LC VCO with fast response adaptive frequency calibration (AFC) technique for IEEE 802.11a/b/g WLANs is designed in 1.8V $0.18{\mu}m$ CMOS process. The possible operation is verified for 5.8GHz band, 5.2GHz band, and 2.4GHz band using the switchable L-C resonators. To linearize its frequency-voltage gain (Kvco), optimized multiple MOS varactor biasing tecknique is used. In order to operate in each band frequency range with reduced VCO gain, 4-bit digitally controlled switched- capacitor bank is used and a wide-range digital logic quadricorrelator (WDLQ) is implemented for fast frequency detector.

VCO 잡음 분석에 의한 LDO 회로 설계에 대한 연구

안태원(Tae-Won Ahn),김성진(Sung-Jin Kim),이동수(Dong-Soo Lee),이강윤(Kang-Yoon Lee) 대한전자공학회 2018 전자공학회논문지 Vol.55 No.4

본 논문에서는 고주파 신호의 송수신 회로에 사용되는 VCO의 전원 공급을 위한 LDO(Low Drop-Out) 레귤레이터 출력 잡음 특성에 대한 이론적인 해석을 바탕으로 한 LDO 회로 설계를 제시한다. VCO의 잡음 분석을 바탕으로 하여 65nm급 CMOS 공정을 이용한 1V 및 1.8V 모드의 LDO 회로를 설계하였다. 설계된 회로는 밴드갭 전압의 출력 잡음을 줄이기 위해 RC 저역통과 필터를 내장하였으며 4비트 제어 신호에 의해 LDO 출력 전압을 16 단계로 미세 조정할 수 있게 하였다. LDO 설계에서 요구되는 PSRR, 전압 변동률, 잡음 밀도를 시뮬레이션을 통해 확인하였으며, LDO 회로에 외부 캐패시터를 추가하는 경우의 잡음 감소 효과도 확인하였다. 본 논문에서 제안한 LDO 설계는 VCO의 위상 잡음과 VCO 전원 변화에 따른 주파수 변화율에 대한 분석을 통해 정해진 설계 규격을 만족하는 회로 구현에 실용적으로 적용 가능할 것으로 기대한다. This paper presents a design of LDO(Low Drop-Out) regulator circuit based on the analysis of LDO output noise characteristics which is useful in the high frequency transmission system. We designed a 1V and 1.8V mode LDO circuit with 65nm CMOS process based on the VCO noise analysis. The designed circuit includes a RC low pass filter to lower the bandgap reference output noise and the LDO output voltage can be closely controlled in 16 steps with 4 bit control signals. We verified LDO design specifications including PSRR, voltage regulation, noise density, and furthermore noise reduction effect with an external capacitor addition. The proposed LDO design can be used practically for implementing a circuit satisfying the design specification based on VCO phase noise and VCO power supply variation analysis.

충전식 전원 모듈의 성능 개선에 대한 연구

안태원(Tae-Won Ahn),이강윤(Kang-Yoon Lee) 대한전자공학회 2017 전자공학회논문지 Vol.54 No.2

본 논문에서는 휴대용 전자기기에 널리 사용되고 있는 리튬-이온 충전용 전원 모듈에서 발열을 줄이면서 배터리의 충전 시간을 단축하기 위한 기법을 연구하였다. 제안하는 기법은 마스터 충전 모듈과 슬레이브 충전 모듈로 구성된 다중 충전 모듈을 이용하여 병렬적인 전류 경로를 구성하면서 단일 선로 통신 방식을 적용함으로써 추가적인 하드웨어를 최소화하여 충전 회로를 매우 간단하게 구성할 수 있도록 하였다. 마스터 충전 모듈과 슬레이브 충전 모듈 간의 단일 선로 통신 방식은 필요 부품의 핀 개수를 최소화하고 디지털 통신 방식을 사용하지 않고 전압 레벨을 이용한 통신 방식을 적용하였기 때문에 구현 면적이 줄어들고 비용적인 측면에서도 유리한 장점이 있다. 따라서 본 논문에서 제안한 충전 기법은 고속의 충전을 필요로 하는 충전식 전원 모듈의 구현에 실용적으로 적용 가능할 것으로 기대한다. This paper presents a method to improve Li-ion battery charging speed for portable electronic devices maintaining stable operating temperature. The proposed method uses multiple chargers which consist of a master module and slave modules designed with single wire communication signal for parallel current path in order to simplify the additional hardware needs. A single wire communication signal control between a master module and slave modules makes the number of pins of parts lowered and the required area small, furthermore leading to lower cost. Therefore the proposed charging method can be practically used for implementing battery charging modules requiring high speed Li-ion battery charging.

비동기식 통신 시스템에서의 시간격 오차 개선 기법

안태원(Tae-Won Ahn),이원석(Won-Seok Lee),위재경(Jae-Kyung Wee) 대한전자공학회 2015 대한전자공학회 학술대회 Vol.2015 No.11

개선된 주파수 이득 특성을 갖는 광대역 전압 제어 발진기의 설계

안태원(Tae-Won Ahn),이원석(Won-Seok Lee),문용(Yong Moon) 대한전자공학회 2007 대한전자공학회 학술대회 Vol.2007 No.7

A general method for both reduced VCO gain (Kvco) and wide frequency band is to use the switched-capacitor bank LC VCO. However, Kvco can fluctuate widely in the wide oscillation frequency range of the VCO. In this paper, a design of wide-band VCO with improved frequency-voltage gain performance is presented. Optimized multiple varacter switching technique is used for reducing its frequency-voltage gain variation.

복합형 RFID를 활용한 도어 락 시스템의 구현

안태원(Tae-Won Ahn),김종수(Jong-Soo Kim) 대한전자공학회 2010 대한전자공학회 학술대회 Vol.2010 No.6

창의설계기반 드론 교육모듈에 대한 연구

안태원(Tae-Won Ahn),이원석(Won-Seok Lee),박현찬(Hyeon-Chan Park) 대한전자공학회 2016 대한전자공학회 학술대회 Vol.2016 No.6

주파수 변조 기법에 의한 시간격 오차 개선에 대한 연구

안태원(Tae-Won Ahn),이원석(Won-Seok Lee) 대한전자공학회 2016 전자공학회논문지 Vol.53 No.2

본 논문에서는 비동기식 통신 시스템에서 시간격 오차를 개선하기 위한 기법을 연구하였다. 최대 시간격 오차를 유지하기 위한 방법을 제안하기 위하여 다중 위상 전압 제어 발진기와 보간기, 위상 선택기, 업-다운 카운터, 비교기, 덧셈기를 이용하여 주파수 변조기를 설계하고 모의실험을 수행하였다. 비동기식 CAN 통신에 사용하는 클록을 변조하는 모의실험 결과, 최대 시간격 오차는 허용치 보다 낮게 유지할 수 있는 것을 확인할 수 있었다. 본 논문에서 제안한 주파수 변조 기법은 다중 위상 선택에 의한 주파수 변조 기법을 주축으로 하고 있으며, 높은 신뢰도가 요구되는 비동기식 통신 시스템의 구현에 효과적으로 적용 가능할 것으로 기대한다. This paper presents a method to improve time interval error for asynchronous communication systems. The proposed method is designed and simulated with multi-phase VCO, interpolator, phase selector, up-down counter, comparator and adder. The simulation results for CAN communication system show that the maximum time interval error can be tightly managed for satisfying the required specification. The proposed frequency modulation method can be properly used for asynchronous communication systems requiring high reliability.

광대역 고속 디지털 PLL의 설계에 대한 연구

안태원(Tae-Won Ahn) 대한전자공학회 2009 電子工學會論文誌 IE (Industry electronics) Vol.46 No.1

본 논문에서는 광대역 주파수 합성기의 구현을 위하여 주파수 검출 범위와 락킹 시간을 개선한 디지털 PLL의 구조 및 설계에 대하여 기술한다. 제안된 구조에서는 광대역의 고속 주파수 비교기를 위하여 광역 디지털 로직 직교상관기를 사용하였고, 2 비트 업-다운 카운터 및 시그마-델타 변조기를 적용하여 디지털 제어 발진기의 주파수가 제어되도록 하였다. 따라서 양자화에 의한 잡음으로부터 추가되는 위상 잡음을 감소시킬 수 있으며, 최근의 휴대용 멀티미디어 통신 단말기 등에서 요구되는 고속의 락킹 및 광대역 지원, 그리고 저전력 구현에 적합하다. This paper presents the digital PLL architecture and design for improving the frequency detection range and locking time for wide-band frequency synthesizer applications. In this research, a wide-range digital logic quadricorrelator is used for wide-band and fast frequency detector and sigma-delta modulator with 2-bit up-down counter is adopted for DCO control. The proposed digital PLL reduces the phase noise from quantization effect and is suitable for implementation of wide-band fast-locking as well as low power features, which is in high demand for mobile multimedia applications.