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미세다공성 비대칭형 폴리술폰 중공사막의 활성표면층 생성 조절
권태민,이순홍,김재진,김은영 ( Taeg Min Kwon,Soon Hong Lee,Jae Jin Kim,Un Young Kim ) 한국화학공학회 1989 Korean Chemical Engineering Research(HWAHAK KONGHA Vol.27 No.4
Hollow fiber membranes were spun from the mixture of 18wt% polysulfone, 67wt% solvent N,N-dimethylacetamide (DMA)and 15wt% additive (polyvinylpyrrolidone or 2-methoxyethanol) with a take-up winder under the condition of 50% relative humidity, 60㎝ air gap, 10 m/min spinning speed and external coagulant water. Bore coagulant such as water made inner skinned membranes and weak coagulant such as glycerine or 98wt% isopropanol (IPA)+2wt% water made double skinned membranes. The weakest coagulant like IPA or 95wt% DMA+5wt% water made outer skinned membranes. The hollow fiber membrane spun with 95wt% DMA+5wt% water solution as bore coagulant showed the rejection as high as 95% against PEG M.W. 20,000 (2,000 ppm) solution and then its ultrafiltration flux was as great as 5.3 x 10^(-3)㎝/atm·min.
pHEMT 공정을 이용한 저손실, 고전력 4중 대역용 SP6T 스위치 칩의 설계 및 제작
권태민(Tae-Min Kwon),박용민(Yong-Min Park),김동욱(Dong-Wook Kim) 한국전자파학회 2011 한국전자파학회논문지 Vol.22 No.6
본 논문에서는 WIN Semiconductors사의 0.5 ㎛ PHEMT 공정을 이용하여 GSM/EGSM/DCS/PCS 4중 대역을 위한 저손실, 고전력의 RF SP6T 스위치 칩을 설계, 제작 및 측정하였다. 스위치 특성을 개선시킬 수 있는 최적의 구조를 위해서 series와 series-shunt 구조를 혼용하였고, 칩 크기를 줄이기 위해서 수신단에 공통 트랜지스터 구조를 사용하였다. 또한, 시스템에 사용되는 ON, OFF 상태의 입력 전력을 고려하여 트랜지스터의 게이트 크기와 스택(stack) 수를 결정하였다. 마지막으로 피드 포워드(feed forward) 캐패시터, shunt 캐패시터 그리고 shunt 트랜지스터의 기생 인덕턴스 공진 기법을 적용하여 격리도 및 전력 특성을 개선하였다. 제작된 스위치 칩의 크기는 1.2×1.5 ㎟이며, S 파라미터 측정 결과 삽입 손실은 0.5~1.2 ㏈, 격리도는 28~36 ㏈를 보였다. 전력 특성으로는 4 W의 입력 전력에 대해서도 삽입 손실 및 격리도의 특성 변화가 없었으며, 75 ㏈c 이상의 2차 및 3차 고조파 억제 특성이 확보되었다. In this paper, low-loss and high-power RF SP6T switch chips are designed, fabricated and measured for GSM/ EGSM/DCS/PCS applications using WIN Semiconductors 0.5 ㎛ pHEMT process. We utilized a combined configuration of series and series-shunt structures for optimized switch performance, and a common transistor structure on a receiver path for reducing chip area. The gate width and the number of stacked transistors are determined using ON/ OFF input power level of the transceiver system. To improve the switch performance, feed-forward capacitors, shunt capacitors and parasitic FET inductance elimination due to resonance are actively used. The fabricated chip size is 1.2×1.5 ㎟. S-parameter measurement shows an insertion loss of 0.5~1.2 ㏈ and isolation of 28~36 ㏈. The fabricated SP6T switch chips can handle 4 W input power and suppress second and third harmonics by more than 75 ㏈c.