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500MSamples/s 6-비트 CMOS 폴딩-인터폴레이팅 아날로그-디지털 변환기
이돈섭,곽계달,Lee Don-Suep,Kwack Kae-Dal 한국정보통신학회 2004 한국정보통신학회논문지 Vol.8 No.7
본 논문에서는 HDD나 LAN 둥에 응용하기 위하여 아날로그 신호와 디지털 신호를 동시에 처리하는 VLSI의 내장용 회로로 사용하기에 적합한 CMOS 6-비트 폴딩-인터폴레이팅 AD 변환기를 설계하였다. 고속 데이터 통신에 사용하기 위하여 VLSI에 내장되는 아날로그 회로는 작은 칩의 크기와 적은 소비전력, 빠른 데이터 처리속도를 필요로 한다. 제안한 폴딩-인터폴레이팅 AD 변환기는 서로 다른 원리로 동작하는 2 개의 폴더를 캐스케이드로 결합하여 전압비교기와 인터폴레이션 저항의 개수를 현저히 줄일 수 있으므로 내장형 AD 변환기의 설계에 많은 장점을 제공한다 설계 공정은 0.25${\mu}m$ double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 500MHz의 샘플링 주파수에서 27mW의 전력을 소비하였으며 INL과 DNL은 각각 $\pm$0.lLSB, $\pm$0.15LSB이고 SNDR은 10MHz 입력신호에서 42dB로 측정되었다. In this paper, a 6-Bit CMOS Folding and Interpolating AD Converter is presented. The converter is considered to be useful as an integrated part of a VLSI circuit handling both analog and digital signals as in the case of HDD or LAN applications. A built-in analog circuit for VLSI of a high-speed data communication requires a small chip area, low power consumption, and fast data processing. The proposed folding and interpolating AD Converter uses a very small number of comparators and interpolation resistors, which is achieved by cascading a couple of folders working in different principles. This reduced number of parts is a big advantage for a built-in AD converter design. The design is based on 0.25m double-poly 2 metal n-well CMOS process. In the simulation, with the applied 2.5V and a sampling frequency of 500MHz, the measurements are as follows: power consumption of 27mw, INL and DNL of $\pm$0.1LSB, $\pm$0.15LSB each, SNDR of 42dB with an input signal of 10MHz.
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2단 구조를 사용한 250MS/s 8비트 CMOS 폴딩-인터폴레이팅 AD 변환기
이돈섭,곽계달 한국정보통신학회 2004 한국정보통신학회논문지 Vol.8 No.4
본 논문에서는 VLSI의 내장 회로로 사용하기에 적합한 CMOS 8 비트 폴딩-인터폴레이팅 AD 변환기를 설계하였다. 폴딩 AD 변환기의 비선형성을 개선하기 위하여 입력신호의 폴딩-인터폴레이팅에 의한 신호처리가 차례로 2 번 반복되는 2 단 구조를 사용하였다. 이 구조에서는 2 번째 폴딩 회로로서 트랜지스터 차동쌍을 이용한다. 2 단 폴딩 ADC는 디지틸 출력을 얻기 위한 전압비교기와 저항의 개수를 현저히 줄일 수 있으므로 칩 면적, 소비전력, 동작속도 둥에서 많은 장점을 제공한다. 설계공정은 0.25$\mu$m double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원 전압을 인가하고 250MHz의 샘플링 주파수에서 45mW의 전력을 소비하였으며 INL과 DNL은 각 각 $\pm$0.2LSB, SNDR은 10MHz 입력신호에서 45dB로 측정되었다. A CMOS 8 bit folding and interpolating ADC for an embedded system inside VLSI is presented in this paper. This folding ADC uses the 2 stage architecture for improving of nonlinearity. repeating the folding and interpolating twice. At a proposed structure, a transistor differential pair operates on the second folder. A ADC with 2 stage architecture reduces the number of comparators and resisters. So it is possible to provide small chip size, low power consumption and high operating speed. The design technology is based on fully standard 0.25m double-Poly 2 metal n-well CMOS Process. The simulated Power consumption is 45mW with an applied voltage of 2.5V and sampling frequency of 250MHz. The INL and DNL are within <ㅆㄸㅌ>$\pm$0.2LSB, respectively. The SNDR is approximately 45dB for input frequency of 10MHz.
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트랜지스터 차동쌍 폴딩 기법을 적용한 250-MSamples/s 8-비트 폴딩 아날로그-디지털 변환기의 설계
이돈섭,곽계달 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.11
본 논문에서는 저 전력, 고속 동작을 위하여 트랜지스터 차동쌍 폴딩 회로를 사용하는 CMOS 폴딩 ADC를 설계하였다. 본 논문에서는 제안한 트랜지스터 차동쌍 폴딩 회로에 대한 동작원리와 기존의 폴딩 회로에 비해 어떤 장점을 가지고 있는지 설명한다. 이 회로를 적용하여 설계한 ADC에서는 폴딩신호를 처리하기 위하여 16 개의 정밀한 전압비교기와 32 개의 인터폴레이션 저항을 사용하므로 저 전력, 고속동작이 가능하고, 작은 칩 면적으로 제작할 수 있다. 설계공정은 0.25㎛ double-poly 2metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 250MHz의 클럭 주파수에서 45mW의 전력을 소비하였으며 측정값을 통하여 계산된 INL은 ±0.15LSB, DNL은 ±0.15LSB, SNDR은 10MHz 입력신호에서 50dB로 측정되었다. A CMOS folding ADC with transistor differential pair folding circuit for low power consumption and high speed operation is presented in this paper. This paper explains the theory of transistor differential pair folding technique and many advantages compared with conventional folding and interpolation circuits. A ADC based on transistor differential pair folding circuit uses 16 fine comparators and 32 interpolation resistors. So it is possible to achieve low power consumption, high speed operation and small chip size. Design technology is based on fully standard 0.25${\mu}{\textrm}{m}$ double poly 2 metal n-well CMOS process. A power consumption is 45mW at 2.5V applied voltage and 250MHz sampling frequency. The INL and DNL are within $\pm$0.15LSB and $\pm$0.15LSB respectively. The SNDR is approximately 50dB at 10MHz input frequency.
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박규성,옥경석 한국항해항만학회 2023 한국항해항만학회 학술대회논문집 Vol.2023 No.1
육상의 원격제어자가 선박을 제어할 때 가상의 모형선박이 같이 조종되도록 하여, 운전상태의 확인을 도울수 있도록 하고, 시험운항시 에뮬레이터를 선박에 연결하여 원격운전데이터의 시각적 확인이 될수 있도록 하였다. 또한 이더넷의 디지털데이터가 아날로그로 변환된후 커넥터로 케이블을 연결할수 있도록 하여, 아날로그 인터페이스를 가진 선박의 장비가 제어가 될수 있는 예시를 보여준다.
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김변곤(Byun-Gon Kim),김관웅(Kwan-Woong Kim),김대익(Dae-Ik Kim) 한국전자통신학회 2015 한국전자통신학회 논문지 Vol.10 No.2
최근 IT기술의 진보에 힘입어 프로오디오분야에 IT기술이 접목된 혁신적인 제품이 개발되고 있다. DSP는 SR 오디오 장비의 고품질 오디오 신호를 처리하는 중요한 역할을 수행한다. IT기술과 디지털오디오기술의 융합은 프로 오디오산업 종사자들에게 새로운 사용자 경험을 제공한다. 본 논문에서는 능동스피커시스템을 위한 인터넷기술과 DSP기술이 접목된 디지털크로스오버를 소개한다. 본 논문에서 구현된 디지털크로스오버는 디지털오디오신호를 처리하기 위한 필터, 딜레이, 위상제어기능을 가지고 있으며, 크로스오버의 동작상태 모니터링과 다수의 파라미터를 제어하기 위해 인터넷 연결기능을 가진다. Nowadays, there are many innovative products in the pro-audio market thanks to advanced IT technology, DSP is very important technology to process high quality audio signal in SR(Sound Reinforcement) system. Digital audio technology that converged with IT technology can give new user-experience. In this paper, we present a new digital crossover system for active speakers using DSP and network technology. The prototype of crossover module consists of various audio process module such as filters, delay, phase controls and also it provides user to remote monitoring and remote control features by internet connection.
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