HLS 를 이용한 FPGA 기반 양자내성암호 하드웨어 가속기 설계

정해성,이한영,이한호,Haesung Jung,Hanyoung Lee,Hanho Lee 반도체공학회 2023 반도체공학회 논문지 Vol.1 No.1

본 논문에서는 High-Level Synthesis(HLS)을 이용하여, 차세대 양자내성암호인 Crystals-Kyber를 하드웨어 가속기로 설계하여 FPGA에 구현하였으며, 성능 분석결과 우수성을 제시한다. Crystals-Kyber 알고리즘을 Vitis HLS 에서 제공하는 여러 Directive 를 활용해서 최적화 설계를 진행하고, AXI Interface 를 구성하여 FPGA-기반 양자내성암호 하드웨어 가속기를 설계하였다. Vivado 툴을 이용해서 IP Block Design 를수행하고 ZYNQ ZCU106 FPGA 에 구현하였다. 최종적으로 PYNQ 프레임워크에서 Python 코드로 동영상 촬영 및 H.264 압축을 진행한 후, FPGA 에 구현한 Crystals-Kyber 하드웨어 가속기를 사용해서 동영상 암호화 및 복호화 처리를 가속화하였다. This paper presents the design and implementation of Crystals-Kyber, a next-generation postquantum cryptography, as a hardware accelerator on an FPGA using High-Level Synthesis (HLS). We optimized the Crystals-Kyber algorithm using various directives provided by Vitis HLS, configured the AXI interface, and designed a hardware accelerator that can be implemented on an FPGA. Then, we used Vivado tool to design the IP block and implement it on the ZYNQ ZCU106 FPGA. Finally, the video was recorded and H.264 compressed with Python code in the PYNQ framework, and the video encryption and decryption were accelerated using Crystals-Kyber hardware accelerator implemented on the FPGA.

인터널 노드 변환을 최소화시킨 저전력 플립플롭 회로

최형규,윤수연,김수연,송민규,Hyung-gyu Choi,Su-yeon Yun,Soo-youn Kim,Min-kyu Song 반도체공학회 2023 반도체공학회 논문지 Vol.1 No.1

This paper presents a low-power flip-flop(FF) circuit that minimizes the transition of internal nodes by using a dual change-sensing method. The proposed dual change-sensing FF(DCSFF) shows the lowest dynamic power consumption among conventional FFs, when there is no input data transition. From the measured results with 65nm CMOS process, the power consumption has been reduced by 98% and 32%, when the data activity is 0% and 100%, respectively, compared to conventional transmission gate FF(TGFF). Further, compared to change-sensing FF(CSFF), the power consumption of proposed DCSFF is smaller by 30%. 본 논문에서는 dual change-sensing 기법을 사용하여 내부 노드 변환을 최소화시킨 저전력 플립플롭 회로를 제안한다. 제안하는 Dual Change-Sensing Flip-Flop(DCSFF)은 데이터 변환이 존재하지 않는 경우, 기존에 존재하던 플립플롭들 중 동적 전력 소모가 가장 낮다. 65nm CMOS 공정을 사용한 측정 결과에 따르면, conventional Transmission Gate Flip-Flop(TGFF)와 비교하여 data activity 가 0% 와 100% 일때, 각각 98%와 32%의 감소된 전력 소모를 보였다. 또한 Change-Sensing Flip-lop(CSFF)과 비교하여 제안하는 DCSFF 는 30% 의 낮은 전력 소모를 보였다.

자외선 조사를 이용한 SnO₂ 나노입자/Pd 촉매층을 갖는 GaN 기반 수소 센서의 안정성 개선 연구

최원태,오희재,김정진,차호영,Won-Tae Choi,Hee-Jae Oh,Jung-Jin Kim,Ho-Young Cha 반도체공학회 2023 반도체공학회 논문지 Vol.1 No.1

본 연구에서는 SnO₂ 나노입자와 Pd 금속의 이중층으로 구성된 촉매층을 갖는 AlGaN/GaN 이종접합 기반의 상온동작 수소센서를 제작하여 해당 센서의 안정성 개선 연구를 수행하였다. 제작된 센서를 고온 환경이 아닌 상온에서 수소에 노출 및 차단을 반복하며 동작 시켰을 때 시간에 따라 대기전류가 감소하는 불안정한 전류 드리프트 (current drift) 현상이 발생하였지만, 자외선 (UV) 조사를 함께 진행하면서 반복 측정을 하였을 때 해당 불안정성의 가시적인 개선 효과를 이루었다. An AlGaN/GaN heterojunction-based hydrogen sensor with SnO₂ nanoparticles/Pd catalyst layer was fabricated for room-temperature hydrogen detection. The fabricated sensor exhibited unstable drift in standby current when it was operated at room temperature. The instability in the sensing signal was dramatically improved when the sensor was operated under UV illumination.

효율적인 Transformer 모델 경량화를 위한 구조화된 프루닝

류은지,이영주,Eunji Yoo,Youngjoo Lee 반도체공학회 2023 반도체공학회 논문지 Vol.1 No.1

최근 거대 IT 기업들의 Generative AI 기술 개발로 Transformer 모델의 규모가 조 단위를 넘어가며 기하급수적으로 증가하고 있다. 이러한 AI 서비스를 지속적으로 가능케 하기 위해선 모델 경량화가 필수적이다. 본 논문에서는 하드웨어 친화적으로 구조화된(structured) 프루닝 패턴을 찾아 Transformer 모델의 경량화 방법을 제안한다. 이는 모델 알고리즘의 특성을 살려 압축을 진행하기 때문에 모델의 크기는 줄어들면서 성능은 최대한 유지할 수 있다. 실험에 따르면 GPT2 와 BERT 언어 모델을 프루닝할 때 제안하는 구조화된 프루닝 기법은 희소성이 높은 영역에서도 미세 조정된(fine-grained) 프루닝과 거의 흡사한 성능을 보여준다. 이 접근 방식은 미세 조정된 프루닝 대비 0.003%의 정확도 손실로 모델매개 변수를 80% 줄이고 구조화된 형태로 하드웨어 가속화를 진행할 수 있다. With the recent development of Generative AI technology by IT giants, the size of the transformer model is increasing exponentially over trillion won. In order to continuously enable these AI services, it is essential to reduce the weight of the model. In this paper, we find a hardware-friendly structured pruning pattern and propose a lightweight method of the transformer model. Since compression proceeds by utilizing the characteristics of the model algorithm, the size of the model can be reduced and performance can be maintained as much as possible. Experiments show that the structured pruning proposed when pruning GPT-2 and BERT language models shows almost similar performance to fine-grained pruning even in highly sparse regions. This approach reduces model parameters by 80% and allows hardware acceleration in structured form with 0.003% accuracy loss compared to fine-tuned pruning.

깊이별 분리 합성곱을 위한 다중 스레드 오버랩 시스톨릭 어레이

윤종호,이승규,강석형,Jongho Yoon,Seunggyu Lee,Seokhyeong Kang 반도체공학회 2024 반도체공학회 논문지 Vol.2 No.1

깊이별 분리 합성곱 (Depthwise Separable Convolution)을 처리할 때, processing element (PE)의 저활용성은 시스톨릭 어레이 (SA)의 한계점 중 하나이다. 본 연구에서는 깊이별 합성곱의 처리량을 극대화하기 위한 새로운 SA 아키텍처를 제안한다. 더불어, 제안된 SA 는 깊이별 합성곱 계산 중에 유휴 PE 에서 후속 점별 합성곱 (pointwise convolution)을 수행하여 활용도를 증가시킨다. 모든 깊이별 합성곱 연산 후에는 모든 PE 를 활용하여 나머지 점별 합성곱 연산의 속도를 향상시킨다. 결과적으로, 제안된 128×128 SA 는 MobileNetV3 연산 시, 기본 SA 및 RiSA 와 비교하여 속도가 4.05 배, 1.75 배 향상되고, 에너지 소비량을 각각 66.7 %, 25.4 % 감소한다. When processing depthwise separable convolution, low utilization of processing elements (PEs) is one of the challenges of systolic array (SA). In this study, we propose a new SA architecture to maximize throughput in depthwise convolution. Moreover, the proposed SA performs subsequent pointwise convolution on the idle PEs during depthwise convolution computation to increase the utilization. After the computation, we utilize unused PEs to boost the remaining pointwise convolution. Consequently, the proposed 128x128 SA achieves a 4.05x and 1.75x speed improvement and reduces the energy consumption by 66.7 % and 25.4 %, respectively, compared to the basic SA and RiSA in MobileNetV3.

반도체 CMP 용 세리아 슬러리의 AMP 함량에 따른 분산안정성에 관한 연구

황소희,임진아,김운중,Sohee Hwang,JinA Lim,Woonjung Kim 반도체공학회 2024 반도체공학회 논문지 Vol.2 No.2

반도체 소자의 집적도는 높아져 왔으며 이는 더 작고 밀도가 높은 회로 및 소자를 제조하는 것을 의미한다. 이에 따라 다양한 층간 표면을 매끄럽게 유지하여 미세한 패턴을 형성하고 고밀도 회로를 안정적으로 제작하는데 평탄화 기술이 중요한 역할을 한다. 결과적으로 반도체에서의 CMP(chemical mechanical polishing) 공정은 다층 구조 소자를 만들기 위해서 반드시 필요한 공정이 되었다. 일반적으로 CMP 공정의 슬러리 조성은 세리아(ceria), 분산제(dispersant), 물(DI water) 이렇게 3 가지 성분이 균형을 이루는 것이 중요하다. 본 연구에서는 AMP(2-Amino-2-methyle-1-propanol) 함량을 달리한 양쪽성 계면활성제를 사용한 세리아 슬러리 안정성 연구를 수행하였다. 결과적으로 AMP 함량에 따라 카복실기(-COOH) 영향으로 pH 안정화 되었으며, 세리아 슬러리 응집현상이 발생하지 않았으며 분산 안정성 문제가 없는 것으로 확인되었다. CMP (Chemical Mechanical Polishing) processes have become essential for creating multilayered component structures in semiconductor manufacturing. Typically, the slurry composition in CMP processes involves a balance of three components such as ceria, dispersant, and deionized water. In this study, we conducted research on the stability of ceria slurries using an amphoteric surfactant with controlled concentrations of AMP (2-Amino-2-methyl-1-propanol). The results indicated pH stabilization influenced by carboxylic (-COOH) groups depending on the AMP concentration. Additionally, there was no occurrence of aggregation in the ceria slurry, confirming the absence of dispersion stability issues.

IoT 어플리케이션에서 활용하는 참조 전압을 같이 생성할 수 있는 표준 편차가 낮은 온도 센서

오주원,부영건,정연재,이강윤,Juwon Oh,Younggun Pu,Yeonjae Jung,Kangyoon Lee 반도체공학회 2024 반도체공학회 논문지 Vol.2 No.2

본 논문은 BJT 소자의 온도 특성에 의해 생성되는 전류를 활용하여 ADC 와 함께 센서의 정보를 변환하는 과정에서 필요한 참조 전압(Reference Voltage)과 온도센서 전압을 하나의 증폭기에서 생성하고자 하는 목적에 따라 설계하는 회로를 제안한다. 이와 함께 회로의 표준 편차를 줄이기 위한 두개의 컨트롤 방식이 추가되어 10 배 이상의 표준 편차를 감소시키는 결과를 얻게 된다. 제안하는 회로의 면적은 0.057mm² 이며 55nm RF 공정을 활용하였다. This paper presents a circuit design aimed at generating the required reference voltage and temperature sensor voltage in conjunction with an ADC, utilizing the current generated by temperature characteristics of BJT components for sensor data conversion. Additionally, two control methods are introduced to reduce the standard deviation of the circuit, resulting in over a ten-fold decrease in standard deviation. The proposed circuit occupies an area of 0.057mm² and was implemented using 55nm RF process.