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이영섭,김진상,조원경 경희-다반 ASIC 설계교육센터 2004 경희-다반 ASIC센터 논문집 Vol.5 No.-
LDPC 부호는 Shannon의 한계치에 근접하는 성능으로 인해 터보 부호와 더불어 차세대 이동통신 시스템에 필요한 고성능 에러정정 부호로서 주목 받고 있다. 하지만 커다란 패리티 검사 행렬로 인한 복잡도와 많은 계산량으로 인해 저전력 하드웨어 구현에 많은 어려움이 있다. LDPC 부호는 sum-product알고리즘 외의 다양한 알고리즘으로도 부호가 가능하다. LDPC부호의 복호에 있어서, BCJR 알고리즘은 수렴 속도가 빠르지만, 다른 복호 알초리즘에 비해 높은 복잡도를 가지는 단점을 지니고 있다. BCJR 알고리즘의 근사차 함수인 Max-Quartet 함수를 통해 복잡도를 낮추고 계산량을 줄일 수 있다. 본 논문에서는 BCJR 알고리즘을 통한 복호기의 핵심 유닛인 메시지처리 유닛의 개선을 통해, 면적은 약20% 정도 증가하지만 비슷한 소비건력으로 약 30% 정도의 처리속도를 향싱시킬 수 있는 메시지처리 유닛의 하드웨어 구조를 제안한다. 메시지처리에 필요한 총 시간을 줄임으로써 저전력 LDPC부호의 복호기에 적합한 메시지처리 유닛을 구현하였다.