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파이프라인 방식의 버스를 위한 비 동기식 주 기억장치의 설계 및 구현
한우종,김수원,Hahn, Woo-Jong,Kim, Soo-Won 대한전자공학회 1994 전자공학회논문지-B Vol.b31 No.11
최근 고성능 마이크로 프로세서들의 가격 경쟁력에 힘입어 공유 버스 방식의 다중 처리기 시스템이 많이 등장하고 있다. 이들 다중 처리기 시스템들은 주기억장치의 구조에 따라 성능이 크게 달라질 수 있다. 주기억장치의 중요성은 마이크로 프로세서들이 고속화 되어감에 따라 더욱 커지고 있다. 개개의 마이크로 프로세서들을 위한 캐시 메모리가 대부분의 시스템에서 채용되고 있으나 여전히 공유되는 주기억장치의 접근 특성은 다중 처리기 시스템의 성능과 확장성을 제약하는 요소가 된다. 본 논문에서는 파이프라인 방식의 시스템 버스의 효율성을 최대한 유지하면서 주기억장치 구현의 유연성을 제공하는 비동기적 주기억장치의 구조를 제안하며 그 효과를 시뮬레이션을 통하여 보이고 있다. 시스템 버스로는 고속 중형 컴퓨터를 위하여 설계된 HiPi+Bus를 모델로 하고 있으며 Verilog를 이용하여 시뮬레이션 하였다. 이 시뮬레이션을 통하여 제안된 비동기적 주기억장치 구조가 시스템 버스의 사용률을 낮추어 줌으로써 시스템의 성능과 확장성을 향상시킴을 알 수 있었다. 또한 제안된 구조를 구현하기 위한 구현 방법상의 변수들을 평가 하였으며 구현된 주기억장치를 시험 프로그램을 이용한 시험 환경에서 시험하여 그 동작과 유용성을 확인하였다. In recent days low cost, high performance microprocessors have led to construction of medium scale shared memory multiprocessor systems with shared bus. Such multiprocessor systems are heavily influenced by the structures of memory systems and memory systems become more important factor in design space as microprocessors are getting faster. Even though local cache memories are very common for such systems, the latency on access to the shared memory limits throughput and scalability. There have been many researches on the memory structure for multiprocessor systems. In this paper, an asynchronous memory architecture is proposed to utilize the bandwith of system bus effectively as well as to provide flexibility of implementation. The effect of the proposed architecture if shown by simulation. We choose, as our model of the shared bus is HiPi+Bus which is designed by ETRI to meet the requirements of the High-Speed Midrange Computer System. The simulation is done by using Verilog hardware decription language. With this simulation, it is explored that the proposed asynchronous memory architecture keeps the utilization of system bus low enough to provide better throughput and scalibility. The implementation trade-offs are also described in this paper. The asynchronous memory is implemented and tested under the prototype testing environment by using test program. This intensive test has validated the operation of the proposed architecture.
SPAX 시스템의 Xcent 크로스바 라우팅 스위치 설계
한종석(Jong-Seok Hahn),박경(Kyoung Park),심원세(Won-Sae Sim),한우종(Woo-Jong Hahn),임기욱(Kee-Wook Rim) 한국정보과학회 1996 한국정보과학회 학술발표논문집 Vol.23 No.2B
본 논문에서는 고속 병렬 컴퓨터(SPAX)의 계층 크로스바 상호연결망(Xcent-Net)을 구성하는 핵심 소자로서 노드간 데이터 전송 통로를 제공하는 크로스바 라우팅 스위치(Xcent)를 제안하고 설계한다. 본 논문의 크로스바 라우팅 스위치는 상호 독립적인 10 개의 입력 포트와 10 개의 출력 포트를 제공하여 이중 2 개의 입력 포트와 2 개의 출력 포트는 상위 계층의 크로스바 라우팅 스위치와 연결하고, 나머지 8 개의 입력 포트와 8 개의 출력 포트는 노드(node) 또는 하위 계층의 크로스바 라우팅 스위치와 연결하는 방식으로 계층 구조의 뛰어난 확장성을 제공하고, 자체적으로 분산 경로제어를 수행하는 n 개의 크로스바 라우팅 스위치가 바이트 슬라이스 개념으로 단위 크로스바 연결망을 구성하므로써 라우팅 스위치의 재설계나 재제작이 필요없이 라우팅 스위치의 단순한 추가로 뛰어난 데이터 확장성을 제공하여 확장성 및 고성능을 요구하는 고속 병렬처리 시스템의 상호연결망에 보다 적합한 라우팅 스위치이다.
메모리 상주 DBMS 기반의 OLTP 응용을 위한 다중프로세서 시스템 캐쉬 성능 분석
정용화(Yongwha Chung),한우종(Woo-Jong Hahn),윤석한(Suk-Han Yoon),박진원(Jin-Won Park),이강우(Kangwoo Lee),김양우(Yang Woo Kim) 한국정보과학회 2000 정보과학회 컴퓨팅의 실제 논문지 Vol.6 No.4
Currently, multiprocessors are evaluated almost exclusively with scientific applications. Commercial applications are rarely explored because it is difficult to obtain the source codes of commercial DBMS. Even when the source code is available, such as for POSTGRES, understanding the source code enough to perform detailed meaningful performance evaluations is a daunting task for computer architects. To evaluate multiprocessors with commercial applications, we have developed our own DBMS, called EZDB. EZDB is a parallelized DBMS, loosely inspired from POSTGRES, and running on top of a software architecture simulator. It is capable of executing parallel programs written in SQL. Contrary to POSTGRES, EZDB is not intended as a prototype for a production-quality DBMS. Its purpose is to easily run and evaluate the performance of commercial applications on multiprocessor architectures. To illustrate the usefulness of EZDB, we showed the cache performance data collected for the TPC-B benchmark on a shared-memory multiprocessor. The simulation results showed that the data structures exhibited unique sharing characteristics and that their locality properties and working sets were very different from those in scientific applications. 다중프로세서 시스템에 대한 대부분의 기존 연구는 과학계산용 응용을 중심으로 수행되어 왔으며, 또 다른 응용 분야인 상용 응용을 이용한 연구는 아직까지 초보 단계에 머물고 있는 실정이다. 이는 상용 DBMS의 소스 프로그램을 액세스하기가 쉽지 않으며, POSTGRES와 같은 공개된 소스 프로그램을 액세스 할 수 있더라도 컴퓨터 구조 설계자가 수십만 라인의 그 소스 프로그램을 이해하여 의미있는 성능분석을 수행하기는 사실상 불가능하기 때문이다. 본 연구에서는 상용 응용을 이용하여 다중프로세서 시스템을 분석하기 위하여, SQL로 작성된 병렬 프로그램을 아키텍처 시뮬레이터 상에서 수행할 수 있는 EZDB라는 병렬 DBMS를 자체 개발하였다. EZDB가 POSTGRES와 다른점은 그 목적이 다중프로세서 시스템에서 상용 응용을 수행시키고 그 성능을 쉽게 분석할 수 있다는 점이다. EZDB의 유용함을 확인하기 위해, 본 논문에서는 다중프로세서 시스템에서 TPC-B 작업부하를 수행시켰을 때의 캐쉬 성능을 분석한다. 구축된 작업부하를 기반으로 프로그램 구동 시뮬레이션을 수행한 결과, 상용 응용에서 데이터 구조의 공유 특성이 매우 특별하며 국부성 및 작업 세트가 과학계산 응용의 경우와 매우 상이함을 확인하였다.
정용화(Yongwha Chung),박경(Kyoung Park),한우종(Woo-Jong Hahn) 한국정보과학회 1999 한국정보과학회 학술발표논문집 Vol.26 No.2Ⅲ
객체 인식은 고성능 컴퓨팅을 필요로 하는 흥미있는 응용 분야이다. 현재 대부분의 고성능 컴퓨터는 슈퍼스칼라 구조의 범용 마이크로프로세서를 채택하고 있으나, 반도체 집적도가 증가함에 따라 슈퍼스칼라 구조를 대신할 새로운 마이크로프로세서 구조가 제안되고 있다. 본 논문에서는 최근 새로운 마이크로프로세서 구조로 급부상하고 있는 다중처리 마이크로프로세서 구조가 객체 인식 응용에 적합한지를 분석한다. 성능 특성을 확인하기 위하여 먼저 프로그램 구동방식의 마이크로프로세서 시뮬레이터와 프로그래밍 환경을 개발하였다. 이를 기반으로 시뮬레이션을 수행한 결과, 다중처리 마이크로프로세서가 작은 오버헤드로 쓰레드 수준의 병렬성을 적절히 활용하고 있어 객체 인식 응용에 적합한 구조임을 확인하였다.