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새로운 연산 공유 승산기를 이용한 1차원 DCT 프로세서의 설계
이태욱,조상복,Lee, Tae-Wook,Cho, Sang-Bock 한국정보처리학회 2003 정보처리학회논문지 A Vol.10 No.4
DCT 알고리즘은 내적을 효율적으로 처리할 수 있는 하드웨어 구조가 필수적이다. 내적 연산을 위한 기존의 방법들은 하드웨어 복잡도가 높기 때문에, 이론 줄이기 위한 방법으로 연산 공유 승산기가 제안되었다. 하지만 기존의 연산 공유 승산기는 전처리기 및 선택기의 비효율적 구조로 인한 성능저하의 문제점을 가지고 있다. 본 논문에서는 새로운 연산 공유 승산기를 제안하고 이를 1차원 DCT 프로세서에 적용하여 구현하였다. 연산 공유 승산기의 구조 및 논리 합성 비교 시 새로운 승산기는 기존에 비해 효율적인 하드웨어 구성이 가능함을 확인하였고, 1차원 DCT 프로세서 설계 시 기존 구현 방식들에 비해 우수한 성능을 나타내었다. The OCT algorithm needs efficient hardware architecture to compute inner product. The conventional methods have large hardware complexity. Because of this reason. a computation sharing multiplier was proposed for implementing inner product. However, the existing multiplier has inefficient hardware architecture in precomputer and select units. Therefore it degrades the performance of the multiplier. In this paper, we proposed a new efficient computation sharing multiplier and applied it to implementation of 1-D DCT processor. The comparison results show that the new multiplier is more efficient than an old one when hardware architectures and logic synthesis results were compared. The designed 1-D DCT processor by using the proposed multiplier is more high performance than typical design methods.
이태욱,조상복,Lee, Tae-Uk,Jo, Sang-Bok 대한전자공학회 2000 電子工學會論文誌-SD (Semiconductor and devices) Vol.37 No.5
본 논문에서는 CPF(Carry-Propagation-Free)의 특성을 갖는 RB(Redundant Binary)연산을 이용한 새로운 구조의 24비트 2의 보수 덧셈기를 설계하였다. TC2RB(Two's Complement to RB SUM converter)의 속도와 트랜지스터 개수를 줄이기 위해 MPPL(Modifed PPL) XOR/XNOR 게이트를 제안하고 고속 RB2TC(RB SUM to Two's Complement converter)를 사용한 두 가지 형태의 덧셈기를 제안하였다. 각 덧셈기의 특징을 살펴보면, TYPE 1 덧셈기는 VGS(Variable Group Select) 방식을 사용하여 덧셈기의 속도를 향상시켰으며 TYPE 2 덧셈기는 64비트 GCG(Group Change bit Generator)회로와 8비트 TYPE 1 덧셈기를 사용하여 속도를 향상시켰다. 64비트 TYPE 1 덧셈기의 경우 CLA와 CSA에 비해 각각 23.5%, 29.7%의 속도 향상을 TYPE 2 덧셈기의 경우 각각 41.2%, 45.9%의 속도 향상을 기대할 수 있다. 레이아웃된 24비트 TYPE 1과 TYPE 2 덧셈기의 전달지연 시간은 각각 1.4ns와 1.2ns로 나왔다. 제안한 덧셈기는 매우 규칙적인 구조를 가지고 있기 때문에 빠른 시간에 회로 설계 및 레이아웃이 가능하며 마이크로프로세서나 DSP 등과 같이 고속연산을 필요로 하는 경우에 적합하다. In this paper a new architecture of 24-bit two's complement adder is designed by using RB(Redundant Binary) arithmetic which has the advantage of CPF(Carry-Propagation-Free). A MPPL(Modified PPL) XOR/XNOR gate is applied to improve a TC2RB(Two's Complement to RB SUM converter) speed and to reduce the number of transistors, and we proposed two types adder which used a fast RB2TC(RB SUM to Two's Complement converter). The property of two types adder is followings. The improvement of TYPE 1 adder speed is archived through the use of VGS(Variable Group Select) method and TYPE 2 adder is through the use of a 64-bit GCG(Group Change bit Generator) circuit and a 8-bit TYPE 1 adder. For 64-bit, TYPE 1 adder can be expected speed improvement of 23.5%, 25.7% comparing with the CLA and CSA, and TYPE 2 adder can be expected 41.2%, 45.9% respectively. The propagation delay of designed 24-bit TYPE 1 adder is 1.4ns and TYPE 2 adder is 1.2ns. The implementation is highly regular with repeated modules and is very well suited for microprocessor systems and fast DSP units.
아파트의 설계 방향에 따른 건물부착형 태양광발전시스템(BAPV) 발전 성능 분석
이태욱(Tae-Wook Lee),이주철(Ju-Cheeol LEE),유홍국(Hong-Guk Yoo),남아영(Ah-Young Nam) 한국조명·전기설비학회 2021 한국조명·전기설비학회 학술대회논문집 Vol.2021 No.11
In this paper, the tilt angle of PV module of roof BAPV is adjusted according to the direction of apartment facilities by using PVsyst, PV module and inverter, and the tilt angle of PV module with maximum output point is studied.
이태욱(Tae Wook Lee) 산업기술교육훈련학회 2018 산업기술연구논문지 (JITR) Vol.23 No.3
Sorting arbitrarily ordered data is one of the most important and widely used task in digital signal and data processing applications. The conventional sorting algorithms used in such applications are mostly based on word-level sorting. As such, the area-time complexity increasesnon linearly with increase in the number of inputs, and the performance of the sorting machine deteriorates correspondingly. In this paper, we propose a new and efficient sorting algorithm based on bit-level sorting method. The hardware implementation of this algorithm results in a compact and modular sorting engine architecture capable of processing large number of inputs in linear time. The algorithm was created using Very High Speed Integrated Circuit Hard ware Description Language and graphical environment in MAX+PlusII of Altera. The simulation results, obtained using 970 logic cells, indicate that the operating frequency of the proposed circuit is 24.21MHz.