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단순화된 S-R 래치를 이용한 6비트 CMOS 플래쉬 A/D 변환기 설계
손영준(Young-jun Son),김원(Won Kim),윤광섭(Kwang-sub Yoon) 한국통신학회 2008 韓國通信學會論文誌 Vol.33 No.11C
본 논문에서는 무선통신시스템의 수신단에 적용될 수 있는 6비트 100㎒ 플래쉬 A/D 변환기를 설계하였다. 제안하는 플래쉬 A/D 변환기는 해상도가 1비트씩 증가함에 따라 2배수로 증가하는 S-R 래치 회로를 단순화하여 집적화 하였다. 기존 NAND 기반의 S-R 래치 회로에 사용되던 8개의 MOS 트랜지스터 숫자를 6개로 줄였으며, 비교단의 동적 소비전력을 최대 12.5%까지 감소되도록 설계하였다. 설계된 A/D 변환기는 0.18㎛ CMOS n-well 1-poly 6-metal 공정을 사용하여 제작되었고, 전원 전압 1.8V, 샘플링 주파수 100㎒에서의 전력소모는 282㎽이다. 입력 주파수 1.6㎒, 50㎒에서의 SFDR은 각각 35.027㏈c, 31.253㏈c이며, 4.8비트, 4.2비트의 ENOB를 나타내었다. This paper presents 6bit 100㎒ Interpolation Flash Analog-to-Digital Converter, which can be applied to the Receiver of Wireless Tele-communication System. The 6bit 100㎒ Flash Analog-to-Digital Converter simplifies and integrates S-R latch which multiplies as the resolution increases. Whereas the conventional NAND based S-R latch needed eight MOS transistors, this Converter was designed with only six, which makes the Dynamic Power Dissipation of the A/D Converter reduced up to 12.5%. The designed A/D Converter went through 0.18㎛ CMOS n-well 1-poly 6-metal process to be a final product, and the final product has shown 282㎽ of power dissipation with 1.8V of Supply Voltage, 100㎒ of conversion rate. And 35.027㏈c, 31.253㏈ SFDR and 4.8bits, 4.2bits ENOB with 12.5㎒, 50㎒ of each input frequency.