국내 최초 해저도로터널(보령터널) 설계를 위한 중국해저터널 방문 및 분석

서영호,남하용,장석부,허도학,이석천,Seo, Yeong-Ho,Nam, Ha-Yong,Jang, Seok-Bu,Heo, Do-Hak,Lee, Seok-Cheon 한국터널지하공간학회 2010 자연, 터널 그리고 지하공간 Vol.12 No.1

열처리 조건이 화학적 재활용 염기성 염료 가염형 폴리에스터 원사의 구조 및 물성에 미치는 영향

서영호,조혜원,한성수,오태환,이기영,김병일,홍윤광,Seo, Young Ho,Cho, Hye Won,Han, Sung Soo,Oh, Tae Hwan,Lee, Ki Young,Kim, Byeong Ii,Hong, Yun Kwang 한국섬유공학회 2012 한국섬유공학회지 Vol.49 No.4

In this work, the annealing characteristics of chemically recycled cation dyeable poly(ethylene terephthalate) (CD PET) fibers were investigated and compared with those of regular CD PET. Recycled CD PET was polymerized using chemically recycled monomers of dimethyl terephthalate (DMT), which is chemically recycled from final products such as bottles and fibers. Mechanical properties and structural changes were studied for different annealing temperatures and times. The tensile properties and structural changes of recycled CD PET show similar behavior to those of regular CD PET. The crystal structure of chemically recycled CD PET developed well with increasing annealing temperature and time. At annealing temperature of $180^{\circ}C$, thermal shrinkage decreases to below 2% even after 10 min of annealing.

3차원 디지털 시네마의 스테레오 영상 압축을 위한 MRBR기반의 JPEG2000 코덱

서영호,신완수,최현준,유지상,김동욱,Seo, Young-Ho,Sin, Wan-Soo,Choi, Hyun-Jun,Yoo, Ji-Sang,Kim, Dong-Wook 한국정보통신학회 2008 한국정보통신학회논문지 Vol.12 No.12

본 논문에서는 3차원 디지털 시네마 영상의 압축을 위하여 다해상도 기반 렌더링(MultiResolution-based Rendering, MRBR) 기법을 이용한 JPEG2000 압축코덱 구조에 대하여 제안하였다. 스테레오 영상에 이산 웨이블릿 변환(discrete wavelet transform, DWT)과 다해상도의 웨이블릿 영역에서 스테레오 정합(stereo matching)기법을 적용하여 변이정보를 추출하고 기준영상과 같이 전송한다. 또한 추출된 다른 시점의 영상은 비폐색영역으로 인한 화질열화가 발생하므로 이를 보상하기 위하여 비폐색영역이 포함된 원 주파수정보와 대상 시점에서 주파수정보의 차이를 같이 전송한다. 변이정보는 변이공간에서의 동적계획법(dynamic programming)을 이용하여 추출하였다. DWT의 특성상 상위 부대역은 하위 부대역과 높은 상관성을 갖는다. 따라서 coarse-to-fine 방법을 이용하여 상위 부대역에서 얻어진 변이정보를 하위 부대역에 적용하여 탐색영역을 제한함으로써 일반적인 동적계획법에 비하여 연산량을 단축시켰으며 정확도를 향상시켰다. In In this paper, we proposed a new JPEG2000 codec using multiresolution-based rendering (MRBR) technique for video compression of 3-dimensional digital cinema. We introduced discrete wavelet transform (DWT) for stereoscopic image and stereo matching technique in the wavelet domain. The disparity was extracted using stereo matching and transmitted with the reference (left) image. Since the generated right image was degraded by the occlusion lesion, the residual image which is generated from difference between the original right image and the generated one was transmitted at the same tine. The disparity data was extracted using the dynamic programming method in the disparity domain. There is high correlation between the higher and lower subbands. Therefore we decreased the calculation amount and enhanced accuracy by restricting the search window and applying the disparity information generated from higher subband.

국내 CNG 가스연료 자동차의 에너지소비효율 측정 및 계산절차에 관한 연구

서영호,권석주,강은정,Seo, Youngho,Kwon, Seokjoo,Kang, Eunjeong 한국교통대학교 융복합기술연구소 2013 융ㆍ복합기술연구소 논문집 Vol.3 No.2

The purpose of this study is to analysis of how to calculate fuel efficiency in major development countries (U.S. and Europe) and energy consumption formular derivation of domestic CNG fuel and prove by vehicle test. The formula of fuel consumption is different in mpg(mile per gallon), l/100km, and km/l each countries. CNG fuel has a significant impact on fuel density, composition, and Hydro-Carbon ratio. So, this study how to measurement and calculation procedures of CNG gaseous fueled vehicle energy consumption rate.

파이프라인 기반 다중윈도방식의 비터비 디코더를 이용한 채널 코딩 시스템의 구현

서영호,김동욱,Seo Young-Ho,Kim Dong-Wook 한국정보통신학회 2005 한국정보통신학회논문지 Vol.9 No.3

본 논문에서는 시분할 방식을 확장하여 윈도를 통해 비터비 복호화 되는 단위를 다중으로 버퍼링하고 병렬적으로 처리하는 비터비 복호화기를 구현한다. 연속적으로 입력되는 신호를 복호화 길이의 배수로 버퍼링한 후 이를 고속의 비터비 복호화기 셀을 이용하여 병렬적으로 복호화를 수행한다. 비터비 복호화기 셀의 사용수에 비례하여 데이터 출력율을 얻을 수 있는데 입력 버퍼의 프로그래밍 및 수정에 따라서 이러한 동작을 만족시킬 수 있다. 구현된 비터비 복호화기 셀은 해밍 거리 계산을 위한 HD 블록, 각 상태의 계산을 위한 CM 블록, 비교를 위한 CS 블록, 그리고 trace-back을 위한 TB 블록 및 LIFO 등으로 구성된다. 비터비 복호화기 셀은 ALTERA의 APEX20KC EP20K600CB652-7 FPGA에서 $1\%(351;cell)$의 LAB(Logic a..ay block)를 사용하여 최대 139MHz에서 안정적으로 동작할 수 있었다. 또한 비터비 복호화기 셀과 입출력 버퍼링을 위한 회로를 포함한 전체 비터비 복호화기는 약 $23\%$의 자원을 사용하면서 최대 1Gbps의 데이터 출력율을 가질 수 있도록 설계하였다. In the paper, after we propose a viterbi decoder which has multiple buffering and parallel processing decoding scheme through expanding time-divided imput signal, and map a FPGA, we implement a channel coding system together with PC-based software. Continuous input signal is buffered as order of decoding length and is parallel decoded using a high speed cell for viterbi decoding. Output data rate increases linearly with the cell formed the viterbi decoder, and flexible operation can be satisfied by programming controller and modifying input buffer. The tell for viterbi decoder consists of HD block for calculating hamming distance, CM block for calculating value in each state, TB block for trace-back operation, and LIFO. The implemented cell of viterbi decoder used 351 LAB(Logic Arrary Block) and stably operated in maximum 139MHz in APEX20KC EP20K600CB652-7 FPGA of ALTERA. The whole viterbi decoder including viterbi decoding cells, input/output buffers, and a controller occupied the hardware resource of $23\%$ and has the output data rate of 1Gbps.

ASIC ECO 단계에서 효율적인 Timing Closure 방법론

서영호,최현준,유지상,김동욱,Seo, Young-Ho,Choi, Hyun-Jun,Yoo, Ji-Sang,Kim, Dong-Wook 한국정보통신학회 2009 한국정보통신학회논문지 Vol.13 No.3

본 논문에서는 ASIC 기반으로 칩을 개발하는 경우에 ECO 단계에서 몇 가지 타이밍 위반을 효율적으로 수정할 수 있는 방법을 제안하고자 한다. 이러한 타이밍 위반은 여러 가지 원인으로 발생할 수가 있는데 이 원인들 중에서 툴들의 특성 때문에 발생하는 것이 주요인이다. 이러한 violation 중에서 가장 빈번히 발생하는 것이 셋업 시간 위반과 홀드 시간위반이다. 먼저 이러한 타이밍 위반이 발생하는 원인을 분석한 후에 이들을 극복하기 위한 타이밍 조절 방법을 제안한다. 각각의 타이밍 위반들은 데이터 요구 시간을 증가시키거나 데이터 도달 시간을 감소시킴으로서 해 결할 수 있는데 그 구체적인 방법들을 경우에 따라 제안한다. 이러한 방법들은 어떠한 정해진 알고리즘과 원리에 의해서 수행하기는 어렵고, 경우에 따라서 ASIC 엔지니어가 적절하게 선택하여 적용해야 한다. In this paper, we propose an efficient methodology to fix timing violation in ECO step for ASIC process. Timing violation can occur from various reasons and the major cause is inconsistent correlation between EDA tools. The most frequent violation is setup time and hold time violation. First, we analyzed the reason of violation creation, and then proposed the adjusting method for overcome them. Each violation can be fixed by increasing data required time or decreasing data arrival time. We proposed the detailed technique on a case basis. It is difficult to execute these methods by routine of algorithm or principle. Therefore ASIC engineer needs to apply these technique to violation as conditions of the implemented design.

Video SoC를 위한 고성능 ME/MC IP의 설계

서영호,최현준,김동욱,Seo, Young-Ho,Choi, Hyun-Jun,Kim, Dong-Wook 한국정보통신학회 2008 한국정보통신학회논문지 Vol.12 No.9

본 논문은 비디오 압축을 고성능으로 수행하기 위한 움직임 예측(motion estimation, ME) 및 보상(compensation, MC) 알고리즘의 VLSI 구조를 제안하고 하드웨어로 구현하였다. 움직임 예측을 계산하기 위해서는 일반적으로 SAD 결과를 이용하게 되는데 이를 위하여 새로운 연산방법을 제안하였다. 제안한 SAD 연산방법으로 인해 연산의 효율성이 증대되고 메모리의 사용을 줄임으로써 ME/MC의 성능을 높였다. 제안한 ME/MC 하드웨어는 TSMC 90nm HVT CMOS 공정으로 구현하였다. 구현된 하드웨어는 약 33만 게이트를 점유하였고, 143MHz의 클록 주파수에서 안정적으로 동작하였다. This paper proposed a new VLSI architecture of motion estimation (ME) and compensation (MC) for efficient video compression and implemented it to hardware. ME is generally calculated using SAD result. So we proposed a new arithmetic method for SAD. The proposed SAD calculation method increases arithmetic efficiency and decreases external memory usage. Finally it increases performance of ME/MC. The proposed ME/MC hardware was implemented to ASIC with TSMC 90nm HVT CMOS library. The implemented hardware occupies about 330K gates and stably operates the clock frequency of 143MHz.

국내 최초 해저 도로터널(보령터널) 설계 사례 소개 - 선형 계획, 굴착과 차수그라우팅 중심으로 -

서영호,남하용,주광수,장석부,허도학,이석천,Seo, Yeong-Ho,Nam, Ha-Yong,Ju, Gwang-Su,Jang, Seok-Bu,Heo, Do-Hak,Lee, Seok-Cheon 한국터널지하공간학회 2010 자연, 터널 그리고 지하공간 Vol.12 No.3

발열(發熱)환자에 대한 보중익기탕(補中益氣湯) 치험(治驗) 2례

서영호,전귀옥,권은희,문정환,최해윤,김종대,송광규,Seo, Young-Ho,Jeon, Kwi-Ok,Kwon, Eun-Hee,Moon, Jung-Hwan,Choi, Hae-Yun,Kim, Jong-Dae,Song, Kwang-Kyu 대한한방내과학회 2004 大韓韓方內科學會誌 Vol.25 No.4

Fever is a rise in body temperature from any of a variety of causes. One might even feel a fever when body temperature is normal. An imbalance of Yin and Yang due to exogenous pathogenic factors or internal damage is usually considered the cause of fever in Oriental Medicine. Fever from deficiency of Qi is one of the major components of the theory of fever due to internal damage. Clinically, such cases are usually encountered along with wasting diseases and fever does not run high. The compliment of Qi is usually considered the appropriate treatment in these cases. Oriental Medical treatment was performed using herbal medicine after the cause of fever was diagnosed as deficiency of Qi. The herb medicine used in these cases was mainly Bojoongikki-tang(補中益氣湯). Through those treatments good results were seen. More clinical case reports are needed.

스케일러블 비디오 코딩을 위한 Open-Loop 프레임 예측 프로세서의 FPGA 설계

서영호,Seo Young-Ho 한국통신학회 2006 韓國通信學會論文誌 Vol.31 No.5C

In this paper, we propose a new frame prediction filtering technique and a hardware(H/W) architecture for scalable video coding. We try to evaluate MCTF(motion compensated temporal filtering) and hierarchical B-picture which are a technique for eliminate correlation between video frames. Since the techniques correspond to non-causal system in time, these have fundamental defects which are long latency time and large size of frame buffer. We propose a new architecture to be efficiently implemented by reconfiguring non-causal system to causal system. We use the property of a repetitive arithmetic and propose a new frame prediction filtering cell(FPFC). By expanding FPFC we reconfigure the whole arithmetic architecture. After the operational sequence of arithmetic is analyzed in detail and the causality is imposed to implement in hardware, the unit cell is optimized. A new FPFC kernel was organized as simple as possible by repeatedly arranging the unit cells and a FPFC processor is realized for scalable video coding. 본 논문에서는 스케일러블 비디오 코딩을 위한 새로운 프레임 예측 필터링 기법과 하드웨어 구조를 제안하였다. MCTF와 hierarchical B-picture는 비디오 프레임간의 상관성을 제거하는 기술의 일종으로 본 논문에서 다루고자 하는 대상이다. 두 기술은 시간에 대해서 비인과성 시스템에 해당하므로 소프트웨어 및 하드웨어 구현 시에 프레임 버퍼링을 위한 대기지연시간이 매우 길고 대용량의 프레임 버퍼를 요구하는 단점이 있다. 이러한 비인과성 시스템을 인과성 시스템으로 재구성하여 효율적으로 구현할 수 있는 구조를 제안하고자 한다. 동일한 연산이 반복으로 수행되는 특성을 이용하여 단위 연산을 수행할 수 있는 프레임 예측 필터링 셀(FPFC : frame prediction filtering cell)을 제안하고 이를 확장하여 전체 연산구조를 재구성하였다. 먼저, 연산의 동작 순서를 분석하고 하드웨어의 구현을 고려한 인과성을 부여한 후 단위 프레임 처리를 위한 셀을 최적화하였다. 제안한 셀의 단순한 확장을 통해서 FPFC 커널을 구성하고, 이를 이용하여 스케일러블 비디오 코딩을 위한 FPFC 프로세서를 구현하였다.