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대역확산 시스템용 병렬 상관기를 위한 저 전력 누적기 설계
류근장,정정화,Ryoo, Keun-Jang,Chong, Jong-Wha 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.12
In a typical spread spectrum system, parallel correlator occupies a large fraction of power consumption because of the large number of accumulators in the system. In this paper, a novel accumulator is proposed that can reduce the power consumption in the parallel correlator. The proposed accumulator counts the numbers of 1 of the incoming input data. The counted values are weighted and added together to obtain the final correlation value only at the end of the accumulation. The proposed accumulator has been designed and simulated by CADENCE Verilog-XL and synthesized by SYNOPSYS Design Compiler with $0.6{\mu}m$ standard cell library. Power consumption results have been obtained from EPIC PowerMill simulations. Simulation results are very encouraging. First, the power dissipation is reduced by 22% and the maximum operating frequency is increased by 323%. In addition, the parallel correlator using the proposed accumulators consumed less power than the conventional active parallel correlators by 22%, and less power than the conventional passive correlator by 43%. 일반적으로 병렬 상관기 (correlator)는 대역확산 시스템의 전체 전력소모 중 많은 부분을 차지하며, 그의 주요 원인은 다수의 누적기에서 발생하는 전력소모에 기인한다. 본 논문에서는 이러한 병렬 상관기에 적합한 저 전력 소모 누적기를 제안한다. 제안된 누적기는 입력되는 데이터 값의 1의 개수를 비트별로 카운트하고 누적 완료 시에만 카운터 값들에 웨이트를 부가하여 가산함으로써 저 전력 동작을 구현한다. 제안된 누적기는 Cadence사의 Verilog-XL로 설계되고, 0.6u의 Standard Cell Library를 사용하여 Synopsys사의 Design Compiler로 로직 합성이 수행되었다. 시스템의 전력 시뮬레이션은 Apic사의 Powermill을 사용하였다. 시뮬레이션 결과, 제안된 누적기의 전력 소모는 기존의 누적기보다 22%까지 감소되었으며, 또한 최대 동작 주파수는 323%까지 향상되었다. 제안된 누적기로 구성된 병렬 상관기의 전력소모는 기존의 누적기를 사용한 병렬 상관기에 비교해서 22% 감소하였고, 기존의 수동병렬 상관기에 비교해서 43% 감소하였다.
완전 비트 순차 구조에 근거한 2차원 DCT/IDCT VLSI 구현
임호근,류근장,권용무,김형곤 대한전자공학회 1994 전자공학회논문지-A Vol.31 No.6
The distributed arithmetic approach has been commonly recognized as an efficient method to implement the inner-product type of computation with fixed coefficients such as DCT/IDCT. This paper presents a novel architecture and the implementation of 2-D DCT/IDCT VLSI chip based on distributed arithmetic. The main feature of the proposed architecture is a fully 2-bit serial pipeline and parallel structure with memory-based signal processing circuitry, which is efficient to the implementation of the bit-serial operation of distributed arithmetic. All modules of the proposed architecture are designed with NP-dynamic circuitry to reduce the power consumption and to increase the performance. This chip is applicable in HDTV systems working at video sampling rate up to 75 MHz.
Boundary - Scan 방식을 이용한 인쇄회로기판 테스트
김유인(Yoo In Kim),류근장(Keun Jang Ryoo),손윤식(Yoon Sik Shon),이재선(Jea Sun Lee),김윤홍(Yoon Hong Kim),임인철(In Chil Lim) 한국정보과학회 1992 한국정보과학회 학술발표논문집 Vol.19 No.2
Boundary-Scan 테스트 방식은 기존 테스트 방식으로 인쇄회로기판을 테스트할때 발생되는 장애요인을 해결한다. 본 논문에서는 Boundary-Scan 테스트 방식에서의 데이타 이동 경로를 테스트하여 부가된 경로에 대한 신뢰성을 보장하고 올바른 데이타를 전송 할 수 있게 한다. 또한 기판내 칩의 출력단 셀을 설계하여 신호연결선에서 발생된 단락고장으로 인하여 야기될 수 있는 인쇄회로기판 파손을 방지하고, 입력단 셀을 설계하여 신호연결선 테스트에 대한 결과 데이타를 효율적으로 분석하게 한다.
테스트 스케줄링을 이용한 VLSI 회로의 스캔 테스터블 설계
이재선(Jea-Sun Lee),류근장(Keun-Jang Ryoo),손윤식(Yoon-Sik Son),강석주(Seok-Ju Kang),신재흥(Jea-Heung Sin),허용민(Yong-Min Hur),김윤홍(Yun-Hong Kim),임인칠(In-Chil Lim) 한국정보과학회 1993 한국정보과학회 학술발표논문집 Vol.20 No.1
본 논문에서는 직렬 스캔 설계방식의 테스트 시간과 테스트 핀의 오버헤드를 크게 줄일 수 있는 효율적인 테스터블 회로 설계 방식을 제안한다. 제안한 방식은 레지스터들의 배열을 스캔 레지스터 가중치에 기초하여 구성하고, 주어진 회로의 테스트 세션을 제안한 휴리스틱 알고리듬을 사용하여 제어 테스트 세션으로 재구성함으로써 전체 테스트 시간과 부가 하드웨어를 최소화한다. 멀티플렉서와 제어 신호를 사용하여 재구성된 세션을 수행하는 단일 스캔 경로(single scan path)를 형성함으로써, 기존의 방시고가는 달리 각 세션마다 스캔 데스트하는 경로를 다르게 구성한다. 따라서 전체 회로의 테스트 시간과 부가되는 테스트 하드웨어가 줄어든다.
완전탐색 블럭정합 알고리듬을 이용한 움직임 추정기의 VLSI 설계 및 구현
이용훈,권용무,박호근,류근장,김형곤,이문기 대한전자공학회 1994 전자공학회논문지-B Vol.b31 No.9
This paper presents a new high-performance VLSI architecture and VLSI implementation for full-search block matching algorithm. The proposed VLSI architecture has the feature of two directional parallel and pipeline processing, thereby reducing the PE idle time at which the direction of block matching operation within the search area is changed. Therfore, the proposed architecture is faster than the existing architectures under the same clock frequency. Based on HSPICE circuit simulation, it is verified that the implemented procesing element is operated successfully within 13 ns for 75 MHz operation.