대학생들의 여가선택 자기결정성과 인지된 자유감 및 여가지속의도와의 관계

공성배(Kong, Seong-Bae),김종길(Kim, Jong-Kil),배선원(Bae, Son-Won) 한국체육과학회 2013 한국체육과학회지 Vol.22 No.2

This study examined the relationship among self-determination of leisure choice, perceived freedom, and continuance intention of leisure. The research was made with 330 participants from Universities which are located in Yongin, Kyunggi province. The results of this is as followings. First, efficacy, freedom, and relation which are sub factors of self-determination of leisure choice had positive effect on needs/flow and confidence which are sub factors of perceived freedom. Efficacy which is sub factor of self-determination of leisure choice had positive effect on regulation which is sub factor of perceived freedom. Second, relationship and efficacy which are sub factors of self-determination of leisure choice had positive effect on continuance intention of leisure. Third, needs/flow and regulation which are sub factors of perceived freedom had positive effect on continuance intention of leisure.

Sub 1-V Operating Bootstrapped Latched CMOS Logic Families for Ultra Low-Voltage Application

Kong, Bai-Sun 한국항공대학교 2000 論文集 Vol.38 No.-

본 논문은 bootstrapped latched CMOS logic (BLCL)으로 통칭되는 몇 가지 새로운 저전압용 CMOS logic family를 제안한다. 이들 회로는 하나의 bootstrap capacitor만을 이용하여 내부 node의 전압을 supply voltage 이상으로 승압시켜 driver transistor의 구동 능력을 키움으로써 large capacitive load를 구동하는 경우에 속도 향상을 꾀할 수 있다. 또한, 제안된 demand-on boosting bootstrapped latched CMOS logic (DB-BLCL) 및 conditional-discharging bootstrapped latched CMOS logic (CD-BLCL) 회로의 각 bootstrap node는 승압 동작이 필요한 경우에만 bootstrapping 동작을 행하므로 전력 소모를 통계적으로 줄일 수 있고, driver transistor의 overdriving 구간이 출력 신호의 transition period로 제한되므로 gate-oxide stress를 최소화 할 수 있다. 이들 회로들을 0.35um CMOS process technology를 이용하여 설계하였으며, 모사 실험 결과 제안된 회로들은 기존의 회로에 비하여 약 33 - 59%의 전력 감소와 더불어 15 - 42%의 latency 감소 효과를 나타내었다. 또한, 최상의 조건에서는 전력 소모를 약 88% 까지 절감할 수 있음을 알 수 있었다. A set of novel low-voltage CMOS logic families, collectively called bootstrapped latched CMOS logic (BLCL), is proposed and analyzed. These circuits improve operation speed for driving a large capacitive load by boosting internal nodes using a single bootstrap capacitor. Each bootstrap node of DB-BLCL and CD-BLCL is boosted on demand to minimize power consumption, and the driver transistors are transiently overdriven during the transition period to minimize gate-oxide stress. These circuits were designed and fabricated using 0.35um CMOS process technology. The comparison result indicates that the proposed logic families achieve 33 ~ 59% reduction on power consumption with 15~42% reduced latency as compared to conventional CMOS circuits at sub-l V power supply region.

Widely Tunable Adaptive Resolution-controlled Read-sensing Reference Current Generation for Reliable PRAM Data Read at Scaled Technologies

박무희,공배선 대한전자공학회 2017 Journal of semiconductor technology and science Vol.17 No.3

Phase-change random access memory (PRAM) has been emerged as a potential memory due to its excellent scalability, non-volatility, and random accessibility. But, as the cell current is reducing due to cell size scaling, the read-sensing window margin is also decreasing due to increased variation of cell performance distribution, resulting in a substantial loss of yield. To cope with this problem, a novel adaptive read-sensing reference current generation scheme is proposed, whose trimming range and resolution are adaptively controlled depending on process conditions. Performance evaluation in a 58-nm CMOS process indicated that the proposed read-sensing reference current scheme allowed the integral nonlinearity (INL) to be improved from 10.3 LSB to 2.14 LSB (79% reduction), and the differential nonlinearity (DNL) from 2.29 LSB to 0.94 LSB (59% reduction).

고속 인터페이스를 위한 원단누화 보상 기술 동향

이원병,공배선 한국전기전자학회 2019 전기전자학회논문지 Vol.23 No.3

In a multi-channel single-ended system, the far-end crosstalk (FEXT) due to mutual inductance and mutual capacitancebetween two adjacent channels critically limit the bandwidth. FEXT causes crosstalk-induced jitter (CIJ) andcrosstalk-induced glitch (CIG) which leads to timing margin and voltage margin degradations, respectively. Therefore,FEXT must be compensated in order to increase eye opening and achieve high data-rate. It can be compensated intransmitter by controlling the timing of the data or reshaping the waveform of the signal. Also, FEXT can becompensated in receiver by generating mimicked FEXT using high-pass filter. In this paper, recent techniques tocompensate FEXT are investigated, with discussions of their pros and cons. 멀티채널 단일 종단(single-ended) 환경에서 채널 사이의 상호인덕턴스 및 상호캐패시턴스에 의한 원단누화 현상(FEXT)은 결정적으로 채널의 대역폭 감소를 일으킨다. 원단누화에 의해 누화-유발 지터(CIJ)와 누화-유발 글리치(CIG)가 생기며이들은 각각 타이밍 마진 감소와 전압 마진 감소를 일으킨다. 따라서 아이 오프닝 증가와 높은 데이터 전송속도를 얻기 위해서는 원단누화 현상을 보상해야 한다. 원단누화 보상은 송신단에서 타이밍 조절 또는 파형 변형을 통해 보상할 수 있다. 또한, 수신단에서 고역-필터를 사용하여 유사 원단누화 잡음을 만들어 보상하는 방법도 있다. 본 논문에서는 원단누화 보상의최근 기술 동향을 소개하며, 이들의 장점과 단점을 논의한다.

고속 저전력 VLSI를 위한 가변 샘플링 윈도우 플립-플롭의 설계

신상대,공배선,Shin Sang-Dae,Kong Bai-Sun 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.8

본 논문에서는 전력소모 감소 및 강건성 (robustness) 향상을 위한 새로운 구조의 플립-플롭을 제안한다. 가변 샘플링 윈도우 플립-플롭(Variable sampling window flip-flop, VSWFF)은 입력 데이터에 따라 샘플링 윈도우의 폭을 변화시켜 강인한 데이터-래치 동작을 제공할 뿐 아니라 더욱 짧은 hold time을 갖는다. 또한, 이 플립-플롭은 입력 스위칭 행위(input switching activity)가 큰 경우에 기존의 저전력 플립-플롭보다 내부 전력소모를 감소시킬 수 있다. 클럭 진폭 감쇄형 가변 샘플링 윈도우 플립-플롭(Clock swing-reduced variable sampling window flip-flop, CSR-VSWFF)은 작은 스윙 폭의 클럭을 사용함으로써 클럭분배망(clock distribution network)의 전력소모를 감소시킬 수 있다. 기존의 클럭 진폭 감쇄형 플립-플롭(Reduced clock swing flip-flop, RCSFF)과 달리, 제안된 플립-플롭은 공급전압만으로 동작하므로 고전압의 발생 및 분배로 인한 설계 상의 비용증가를 제거한다. 시뮬레이션 결과, 기존의 플립-플롭과 비교하여 더욱 좁은 샘플링 윈도우에서도 불변의 지연값(latency) 을 유지하고 전력-지연 곱(power-delay product, PDP)이 개선됨을 확인하였다. 제안된 플립-플롭의 성능을 평가하기 위하여 $0.3\mu m$ CMOS 공정기술을 이용하여 테스트 칩을 설계하였으며, 실험 결과, VSWFF는 입력 스위칭 행위가 최대일 때 전력소모가 감소하며 CSR-YSWFF를 이용하여 설계된 동기 카운터는 부가 고전압의 사용 없이 전력소모가 감소됨을 확인하였다. This paper describes novel flip-flops with improved robustness and reduced power consumption. Variable sampling window flip-flop (VSWFF) adjusts the width of the sampling window according to input data, providing robust data latching as well as shorter hold time. The flip-flop also reduces power consumption for higher input switching activities as compared to the conventional low-power flip-flop. Clock swing-reduced variable sampling window flip-flop (CSR-VSWFF) reduces clock power consumption by allowing the use of a small swing clock. Unlike conventional reduced clock swing flip-flops, it requires no additional voltage higher than the supply voltage, eliminating design overhead related to the generation and distribution of this voltage. Simulation results indicate that the proposed flip-flops provide uniform latency for narrower sampling window and improved power-delay product as compared to conventional flip-flops. To evaluate the performance of the proposed flip-flops, test structures were designed and implemented in a $0.3\mu m$ CMOS process technology. Experimental result indicates that VSWFF yields power reduction for the maximum input switching activity, and a synchronous counter designed with CSR-VSWFF improves performance in terms of power consumption with no use of extra voltage higher than the supply voltage.

고속 듀오바이너리 송수신단 설계기술 동향

남한민,공배선 한국전기전자학회 2019 전기전자학회논문지 Vol.23 No.3

This paper describes high-speed duobinary transceiver design techniques which are widely used to increase data-ratedespite limited channel bandwidth. At high data-rate, signal level is severely degraded as signal frequency becomeslarger than the channel bandwidth. Mathematically, a duobinary signal has lower frequency components compared to aNon-Return-to-Zero signal for the same data-rate. Therefore, by using the duobinary signaling, the signal loss can beeffectively reduced in physical channel environment as compared to the Non-Return-to-Zero signaling. The mathematicalbasis of duobinary signaling, and its applications to high-speed transceiver design are investigated in this paper. 본 논문에서는 데이터 전송 속도를 제한하는 채널의 대역폭 문제를 해결하기 위한 방법으로 널리 사용되는 고속 듀오바이너리(duobinary) 송수신단 설계기술 동향을 서술한다. 고속 전송 환경에서는 전송 신호의 주파수가 채널의 대역폭보다 커지게 되어 신호의 손실이 극심해지는 문제가 생긴다. 듀오바이너리 신호는 같은 전송속도를 가지는 Non-Return-to-Zero 신호와 비교했을 때 수식적으로 더 낮은 주파수 대역폭을 가진다. 따라서 고주파 신호일수록 손실정도가 커지는 실제 데이터 채널 환경에서 듀오바이너리 신호기법을 사용함으로써 신호 손실을 효과적으로 줄일 수 있다. 이러한 듀오바이너리 신호기법의 수학적 분석과 더불어 듀오바이너리 신호기법을 고속 송수신단 설계에 적용한 여러 방법들에 대해 탐구한다.

A Fast Response Integrated Current-Sensing Circuit for Peak-Current-Mode Buck Regulator

하정우,박병하,공배선,전정훈 대한전자공학회 2014 Journal of semiconductor technology and science Vol.14 No.6

An on-chip current sensor with fast response time for the peak-current-mode buck regulator is proposed. The initial operating points of the peak current sensor are determined in advance by the valley current level, which is sensed by a valley current sensor. As a result, the proposed current sensor achieves a fast response time of less than 20 ns, and a sensing accuracy of over 90%. Applying the proposed current sensor, the peak-current-mode buck regulator for the mobile application is realized with an operating frequency of 2 MHz, an output voltage of 0.8 V, a maximum load current of 500 mA, and a peak efficiency of over 83%.

PWM 방식 벅 컨버터의 빠른 과도응답 기술

석진민,서정덕,공배선,Seok, Jinmin,Suh, Jung-Duk,Kong, Bai-Sun 한국전기전자학회 2016 전기전자학회논문지 Vol.20 No.1

PWM buck converters usually use a type-III error amplifier. Since this amplifier has a big capacitor with slow slew rate, they can generate an unintended large overshoot/undershoot at the output when a large load current change occurs. They can also respond slowly by varying the reference voltage. In order to increase battery lifetime, power supplies require a various range of load current and output voltage. PWM buck converter also should have a characteristic of both fast load response and reference tracking. This paper surveys a few recent techniques for reducing the settling time, and discusses their merits and limitations. PWM 벅 컨버터는 3형 오차 보상기를 주로 사용하고 있다. 이 오차 보상기는 낮은 슬루율을 갖게 하는 큰 커패시터로 인해, 부하 전류의 과도응답이 발생하였을 때 부하 전압에 의도하지 않은 큰 오버슈트와 언더슈트를 발생시킨다. 또한 기준전압을 변화시켰을 때의 변화에도 느리게 응답한다. 전원장치의 효율적인 사용을 위해 다양한 부하 전류와 전압이 요구되고 있고, PWM 벅 컨버터 역시 부하 전류 변화와 기준 전압 변화에 따른 부하 전압의 빠른 응답특성을 가져야 한다. 본 논문은 PWM 벅 컨버터의 응답시간을 늘이기 위한 여러 가지 빠른 과도응답 기술들의 동작 방식과 이들 방법이 갖고 있는 장점, 한계점들을 소개한다.

전압 이득 향상을 위한고전압 CMOS Rail-to-Rail 입/출력 OP-AMP 설계

안창호,이승권,전영현,공배선 대한전자공학회 2007 電子工學會論文誌-SD (Semiconductor and devices) Vol.44 No.10

A gain enhancement rail-to-rail buffer amplifier for liquid crystal display (LCD) source driver is proposed. An op-amp with extremely high gain is needed to decrease the offset voltage of the buffer amplifier. Cascoded floating current source and class-AB control block in the op-amp achieve a high voltage gain by reducing the channel length modulation effect in high voltage technologies. HSPICE simulation in 1㎛ 15 V CMOS process demonstrates that voltage gain is increased by 30 ㏈. The offset voltage is improved from 6.84 ㎷ to 400 ㎶. Proposed op-amp is fabricated in an LCD source driver IC and overall system offset voltage is decreased by 2 ㎷. 본 논문에서는LCD (Liquid Crystal Display) source driver IC에서 사용되는 고전압 op-amp의 출력 편차를 개선하기 위하여 전압 이득을 향상한 CMOS rail-to-rail 입/출력 op-amp를 제안하였다. 제안된 op-amp는 15 V 이상의 고전압 MOSFET의 과도한 channel length modulation에 의한 전압 이득의 감소로 offset 전압이 커지는 문제를 해결하기 위하여 cascode 구조를 갖는 floating current source 및 class-AB control단을 채용하고 있다. 제안된 op-amp는 HSPICE 시뮬레이션을 통하여 전압 이득이 기존 대비 30 ㏈ 향상됨을 확인하였으며, offset 전압은 기존 6.84 ㎷에서400 ㎶ 이하로 개선됨을 확인하였다. 또한, 제안된 op-amp가 적용된 LCD source driver IC의 실측 결과 출력 편차는 기존 대비 2 mV 향상됨을 확인하였다.

3차원 메모리 인터페이스를 위한 정보-의존형 버스 구조 구현

정재승(Jae-Seung Jeong),공배선(Bai-Sun Kong) 대한전자공학회 2017 대한전자공학회 학술대회 Vol.2017 No.6