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클라우드 컴퓨팅 기반의 자동차 부하정보 모니터링 시스템 개발
조휘 ( Hwee Cho ),김기태 ( Ki Tae Kim ),장윤희 ( Yun Hee Jang ),김승환 ( Seung Hwan Kim ),김준수 ( Jun Su Kim ),박건영 ( Keoun Young Park ),장중순 ( Joong Soon Jang ),김종만 ( Jong Man Kim ) 한국품질경영학회 2015 품질경영학회지 Vol.43 No.4
Purpose: For improving result of estimated remaining useful life in Prognostics and Health Management (PHM),a system which is able to consider a lot of environment and load data is required.Method: A load profile monitoring system was presented based on cloud computing for gathering and processing raw data which is included environment and load data.Result: Users can access results of load profile information on the Internet. The developed system provides information which consists of distribution of load data, basic statistics, etc.Conclusion: We developed the load profile monitoring system for considering much environment and load data. This system has advantages such as improving accessibility through smart device, reducing cost, and covering various conditions.
직접 확산 통신을 위한 기저 대역 MODEM의 VLSI 구현
김건,조중휘,Kim, Geon,Cho, Joong-Hwee 대한전자공학회 1997 電子工學會論文誌, C Vol.c34 No.8
In tis paper, w eproposed a modeling for direct-sequence spread communication base band modem in RT-level VHDL and implemented in a one-chip VLSI and tested. The transmitter modulates with DQPSK modulation method and spreads a modulated signal with 32-bit PN code into 1.152MHz. The receiver de-spreads a signal using 32-tap matched filter and recovers with DQPSK demodulation method. The digital frequency synthesizer generates the sine signal and the cosine signal of 2.304MHz with ROM tables in the size of 7$\^$*/256 and 6$\^$*/256, respectively. The implemented VLSI has been verified a BER with 10$\^$-4/ at E$\_$b//N$\_$o/ of 13dB with a SPW fixed design model and fabricated in the 0.8.mu.m KG6423 gate array with a VHDL model.
FSM 설계를 위한 하드웨어 흐름도와 하드웨어 기술 언어에 관한 연구
이병호,조중휘,정정화,Lee, Byung-Ho,Cho, Joong-Hwee,Chong, Jong-Wha 대한전자공학회 1989 전자공학회논문지 Vol. No.
본 논문에서는 논리 설계 자동화를 위한 레지스터 전송 레벨의 하드웨어 흐름도와 하드웨어 기술언어 SDL-II (symbolic description language)를 각각 제안한다. SDL-II는 일반화된 FSM(finite state machine)의 동작 및 구조적 특성을 제안하는 하드웨어 흐름도로 표현하고 이의 각 기호에 1대 1 대응하며 제어부와 데이타 전송부를 함께 기술하도록 구문을 설정한다. 또한 여러가지 설계 요구조건을 하드웨어 흐름도로 표현하고 이를 SDL-II로 기술하여 본 논문의 유효성을 보인다. This paper describes hardware flow-chart and SDL-II, which are register-transfer level, to automate logic design. Hardware flow-chart specifies behavioral and structural charaterstics of generalized FSMs (Finite State Machine) usin the modified ASM (Algorithmic State Machnine) design techniques. SDL-II describes the hardware flow-chat which specifies the control and the data path of ASIC(Application Specific IC). Also many examples are enumerated to illustrate the features of hardware flow-chart and SDL-II.
DVB용 2K/8K FFT의 Stratix EP1S25F672C6 FPGA 구현
민종균,조중휘,Min, Jong-Kyun,Cho, Joong-Hwee 대한전자공학회 2007 電子工學會論文誌-SD (Semiconductor and devices) Vol.44 No.8
본 논문에서는 유럽형 DTV용 FFT를 설계하고 Stratix EP1S25F672C6 FPGA를 이용하여 구현하였다. SIC 구조를 사용하여 FFT를 구현하였으며, 사용된 SIC 구조는 특정 알고리즘 처리 연산을 수행하기 위한 처리기와 RAM 메모리, 레지스터들과 전체 블록 및 부분 블록의 동작을 통제하기 위한 조정기로 구성된다. 디자인된 FFT는 DVB-T 표준사양을 만족하도록 2K/8K FFT 연산을 처리 가능하며, 선택적으로 1/4, 1/8, 1/16, 1/32의 4가지 보호구간 모드를 모두 지원한다. 구현된 FFT는 사용된 Stratix FPGA에 전체 로직의 12%, 전체 메모리의 53%를 사용한다. In this paper, we designed FFT for European DTV and implemented system with Stratix EP1S25F672C6 FPGA At the implemented FFT, we used SIC architecture. SIC architecture is composed of algorithm-specific processing element, RAM memory, registers, and a central or distributed control unit. Designed FFT was acceptable either 2K or 8K point FFT processing, and is selectable guard interval such as 1/4, 1/8, 1/16, 1/32. Consequently, it was suitable for the standard of DVB-T(Digital Terrestrial Video Transmission System) specification. It resulted in 12% of total logic gate and 53% of total memory bit in Stratix device.