순서통계에 근거한 개선된 CFAR 검파기의 하드웨어 구조 제안

현유진,이종훈,Hyun, Eu-Gin,Lee, Jong-Hun 한국정보통신학회 2012 한국정보통신학회논문지 Vol.16 No.1

순서통계에 근거한 CFAR(Constant False Alarm) 검파기(이하 OS-CFAR)는 다중 타깃(Target) 환경의 차량용 레이더에 아주 유용 사용되는 알고리즘이다. 그러나 정렬 알고리즘을 사용하기 때문에 일반적인 셀-평균 CFAR 검파기(이하 CA-CFAR)에 비해 계산량이 많아 실시간 구현에 어려운 점이 있다. 본 논문에서는 보다 낮은 계산량을 가지는 OS-CFAR 구조를 제안하였다. 제안된 방법에서는 정렬 알고리즘이 단 한번 만 수행되기 때문에 이를 통해 많은 계산량을 줄일 수 있다. 특히 고속 정렬 알고리즘을 사용하는 경우 통상적인 OS-CFAR 구조와 비교하여 데이터양에 상관없이 항상 계산속도가 빠름을 확인 할 수 있다. 또한 본 논문에서는 실제 레이더 수신 데이터를 이용하여 제안된 방법에 적용한 결과도 제시하였다. An OS-CFAR (Ordered Statistics CFAR) based on a sorting algorithm is useful for automotive radar systems in a multi-target situation. However, while the typical cell-averaging CFAR has low computational complexity, the OS-CFAR has much higher computation effort. In this paper, we design the new OS-CFAR architecture with a low computational effort. In the proposed method, since one time sorting processing is performed for the decision of the CFAR threshold, the whole processing effort can be reduced. When the fast sorting technique is employed, the computing time of the proposed OS-CFAR is always much shorter compared with typical OS-CFAR method regardless of the data size. We also present the processing result of proposed architecture using the real radar data.

차세대 모바일 단말 플랫폼을 위한 MIPI CSI-2 & D-PHY 카메라 컨트롤러 구현

현유진,권순,정우영 한국정보처리학회 2007 정보처리학회논문지. 컴퓨터 및 통신시스템 Vol.14 No.6

In this paper, we design a future mobile camera standard interface based on the MIPI CSI-2 and D-PHY specification. The proposed CSI-2 have the efficient multi-lane management layer, which the independent buffer on the each lane are merged into single buffer. This scheme can flexibly manage data on multi lanes though the number of supported lanes are mismatched in a camera processor transmitter and a host processor. The proposed CSI-2 & D-PHY are verified under test bench. We make an experiment on CSI-2 & D-PHY with FPGA type test-bed and implement them onto a mobile handset. The proposed CSI-2 & D-PHY module are used as both the bridge type and the future camera processor IP for SoC. 본 논문에서는 차세대 모바일 단말 카메라 표준 인터페이스인 MIPI CSI-2 및 D-PHY를 설계하였다. 제안된 CSI-2는 레인별로 존재하는 버퍼를 하나로 통합하여 송수신단이 지원하는 레인의 개수가 다른 경우에도 유연하게 관리 될 수 있는 멀티레인관리계층을 가진다. 설계된 CSI-2 및 D-PHY는 테스트 벤치를 통해 RTL 검증되었다. 또한 FPGA로 합성된 후 테스트 베드를 통해 기능 검증이 이루어 졌으며, 실제 단말기에 적용하여 동작 여부를 확인 하였다. 설계된 CSI-2 및 D-PHY 모듈은 브리지 형태로 제공되어 기존의 카메라 센서와 호스트 프로세서와 오프 칩 형태로 사용할 수 있을 뿐 아니라, 차세대 모바일 카메라 컨트롤러와 온 칩 화 가능한 IP 형태로도 사용 가능하다.

PCI 2.2에서 프리페치 요구를 이용해서 데이터 전송 효율을 향상시키는 효과적인 방법

현유진,성광수 대한전자공학회 2004 電子工學會論文誌-CI (Computer and Information) Vol.40 No.12

PCI 2.2 버스 마스터가 메모리 읽기 명령으로 타겟 장치에 데이터 전송을 요구하면 타겟 장치는 내부적으로 데이터 준비하는데 시간이 필요하므로 데이터 전송 없이 장시간 PCI 버스를 점유하는 상황이 발생할 수 있다. 이는 PCI 버스 사용 효율 및 데이터 전송 효율을 떨어뜨리게 되며 이를 해결하기 위해 PCI 2.2에서는 지연 트랜잭션 메커니즘을 이용한다. 그러나 이 방법은 타겟 장치가 프리페치해야 할 정확한 데이터의 양을 알 수 없기 때문에 데이터 전송 효율이 떨어진다. 본 논문에서는 메모리 읽기 명령을 수행하고자 하는 버스 마스터가 메모리 쓰기 명령어를 이용하여 타겟 장치에게 읽어올 데이터의 양을 미리 알려주는 프리페치 요구를 이용해 보다 효율적으로 데이터를 전송하는 방법을 제안한다. 모의실험 결과 제안된 방법이 지연 트랜잭션에 비해 데이터 전송 효율이 평균 10 % 향상되었다. When the PCI 2.2 bus master requests data using Memory Read command, the target device my hold PCI bus without data transfer for a long time because the target device requires time to prefetch data internally. Because the PCI bus usage efficiency and the data transfer efficiency are decreased due to this situation, the PCI specification recommends to use the Delayed Transaction mechanism to improve the performance. But the mechanism doesn't fully improve performance because the target device doesn't blow prefetch data size exactly. In this paper, we propose a new method to transfer data efficiently when the bus master reads data from the target device. The bus master informs the target device the exact read data size using prefetch request using Memory Write command. The simulation result shows that the proposed method has the higher data transfer efficiency than the Delayed Transaction about 10%.

PCI 익스프레스의 데이터 연결 계층에서 송신단 버퍼 관리를 위한 효과적인 방법

현유진,성광수 대한전자공학회 2004 電子工學會論文誌-CI (Computer and Information) Vol.41 No.5

PCI 익스프레스 디바이스의 데이터 연결 계층은 전송할 패킷을 저장하고 있는 송신 버퍼와 전송하였지만 아직 타겟 디바이스로부터 승인 받지 못한 패킷을 저장하고 있는 재전송 버퍼를 가지고 있어야 한다. 이렇게 전송 버퍼와 재전송 버퍼를 구분하여 구현할 경우 전송할 패킷이 전송 버퍼에 있다 하더라도 재전송 버퍼에 여유 공간이 없다면 더 이상 패킷을 전송 할 수 없다는 단점이 있다. 본 논문에서는 한 개의 버퍼로 전송 버퍼와 재전송 버퍼를 구현하는 방법을 제안한다. 제안된 버퍼 구조에서는 필요에 따라 버퍼의 공간을 유연하게 사용할 수 있기 때문에 버퍼 사용 및 데이터 전송 효율을 향상시킬 수 있다. 모의 실험 결과 버퍼의 전체 크기가 8K 바이트일 경우 제안된 방법이 버퍼를 분리하여 사용하는 방법에 비해 데이터 전송 효율이 평균 39% 향상되었다. The data link layer of the PCI Express must have the transmitting buffer that contains the packets to transmit next time. Also it must have the retry buffer that contains the packets which were already transmitted but have not been acknowledged by the corresponding target device. In the separated buffer architecture, the data link layer can not transmit the packets in the transmitting buffer if the reiry buffer space is not enough. In this paper, we propose an efficient buffer architecture which merges the transmitting buffer and the retry buffer to a single buffer. Since the proposed buffer can dynamically assign the size of the transmitting buffer and the retry buffer, it can improve the buffer usage efficiency and the data transfer efficiency. The simulation result shows that the proposed buffer has the higher data transfer efficiency than the separated buffer architecture about 39% when the total buffer size is 8K byte.

Biodegradation Behavior of Poly(butylene succinate) with Accelerated Degradation Environment

현유진,오수빈,진형준 한국고분자학회 2020 한국고분자학회 학술대회 연구논문 초록집 Vol.45 No.2

자율주행 자동차를 위한 차량용 영상 레이더 기반 AI 기술

현유진 대한전자공학회 2022 전자공학회지 Vol.49 No.2

PCI 2.2에서 프리페치 요구를 이용해서 데이터 전송 효율을 향상시키는 효과적인 방법

현유진,성광수 대한전자공학회 2004 電子工學會論文誌-CI (Computer and Information) Vol.41 No.04

When the PCI 2.2 bus master requests data using Memory Read command, the target device may hold PCI bus without data transfer for a long time because the target device requires time to prefetch data internally. Because the PCI bus usage efficiency and the data transfer efficiency are decreased due to this situation, the PCI specification recommends to use the Delayed Transaction mechanism to improve the performance. But the mechanism doesn't fully improve performance because the target device doesn't know prefetch data size exactly. In this paper, we propose a new method to transfer data efficiently when the bus master reads data from the target device. The bus master informs the target device the exact read data size using prefetch request using Memory Write command. The simulation result shows that the proposed method has the higher data transfer efficiency than the Delayed Transaction about 10%. PCI 2.2 버스 마스터가 메모리 읽기 명령으로 타겟 장치에 데이터 전송을 요구하면 타겟 장치는 내부적으로 데이터 준비하는데 시간이 필요하므로 데이터 전송 없이 장시간 PCI 버스를 점유하는 상황이 발생할 수 있다. 이는 PCI 버스 사용 효율 및 데이터 전송 효율을 떨어뜨리게 되며 이를 해결하기 위해 PCI 2.2에서는 지연 트랜잭션 메커니즘을 이용한다. 그러나 이 방법은 타겟 장치가 프리페치해야 할 정확한 데이터의 양을 알 수 없기 때문에 데이터 전송 효율이 떨어진다. 본 논문에서는 메모리 읽기 명령을 수행하고자 하는 버스 마스터가 메모리 쓰기 명령어를 이용하여 타겟 장치에게 읽어올 데이터의 양을 미리 알려주는 프리페치 요구를 이용해 보다 효율적으로 데이터를 전송하는 방법을 제안한다. 모의실험 결과 제안된 방법이 지연 트랜잭션에 비해 데이터 전송 효율이 평균 10 % 향상되었다.

차량용 FMCW 레이더 시스템 설계용 하드웨어 플랫폼 및 임베디드 소프트웨어 개발

현유진,오우진,이종훈,Hyun, Eugin,Oh, Woojin,Lee, Jong-Hun 대한임베디드공학회 2011 대한임베디드공학회논문지 Vol.6 No.3

In this paper, we design the hardware platform and implement the embedded software based on the FPGA and the DSP for the automotive 77GHz FMCW radar system. This embedded software is built into the DSP as the multi-tasking architecture to support the basic target detection algorithm and the Ethernet link. The designed GUI(Graphic User Interface) provides ability to adjust parameters associated with the radar performance, to monitor signal processing results, and to download the raw received signal. The designed platform can be used to develop the optimal detection algorithms for the various applications.

멀티레인을 지원하는 모바일 카메라용 직렬 인터페이스 프로세서 설계

현유진,권순,이종훈,정우영 대한전자공학회 2007 電子工學會論文誌-SD (Semiconductor and devices) Vol.44 No.7

In this paper, we design a mobile camera processor to support the MIPI CSI-2 and DPHY specification. The lane management sub-layer of CIS2 handles multi-lane configuration. Thus conceptually, the transmitter and receiver have each independent buffer on multi lanes. In the proposed architecture, the independent buffers are merged into a single common buffer. The single buffer architecture can flexibly manage data on multi lanes though the number of supported lanes are mismatched in a camera processor transmitter and a host processor. For a key issue for the data synchronization problem, the synchronization start codes are added as the starting for image data. We design synchronization logic to synchronize the received clock and to generate the byte clock. We present the verification results under proposed test bench. And we show the waves of simulation and logic synthesis results of the designed processor. 본 논문에서는 차세대 모바일 단말기의 카메라를 위한 MIPI CSI-2 / D-PHY 프로세서를 설계하였다. 설계된 프로세서는 멀티레인을 효과적으로 지원하기 위해 제안된 레인관리계층을 가지고 있다. 이 레인관리계층의 구조는 레인별로 존재하는 메모리를 하나로 통합하여, 송수신단이 지원하는 레인의 개수가 다른 경우에도 유연하게 관리되는 구조이다. 또한 패킷의 보전성을 확보하기 위해 CRC 코드를 사용하는데, 이를 실시간 생성을 위해 바이트 단위로 병렬 처리하는 CRC 생성기를 사용하였다. 마지막으로 데이터 레인으로부터 수신된 패킷들의 동기화 처리를 위한 동기 코드 검출기와 바이트 클럭 생성기도 설계였다. 또한 설계된 프로세서는 테스트 벤치를 통해 RTL 검증되었고 동작함을 확인 할 수 있었다.

차량용 FMCW 레이더의 다중 타겟 검출을 위한 신호처리부 구조 제안

현유진,오우진,이종훈,Hyun, EuGin,Oh, WooJin,Lee, Jong-Hun 대한임베디드공학회 2010 대한임베디드공학회논문지 Vol.5 No.2

The FMCW(Frequency Modulation Continuous Wave) radar possesses range-velocity ambiguity to identify the correct combination of beat frequencies for each target in the multi-target situation. It can lead to ghost targets and missing targets, and it can reduce the detection probability. In this pap er, we propose an effective identification algorithm for the correct pairs of beat frequencies and the signal processing hardware architecture to effectively support the algorithm. First, using the correlation of the detected up- and down-beat frequencies and Doppler frequencies, the possible combinations are determined. Then, final pairing algorithm is completed with the power spectrum density of the correlated up- and down-beat frequencies. The proposed hardware processor has the basic architecture consisting of beat-frequency registers, pairing table memory, and decision unit. This method will be useful to improve the radar detection probability and reduce the false alarm rate.