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무인 경계용 레이더 센서를 위한 2×2 패치 배열 안테나
임태빈(Taebin Im),김강욱(Kangwook Kim),조정삼(Jungsam Cho),강태인(Taein Kang),이노복(Nobok Lee) 한국정보기술학회 2010 한국정보기술학회논문지 Vol.8 No.11
2×2 path array antenna for surveillance sensor has been designed and fabricated. The radar senor needs an antenna whose bandwidth and gain are 7.2-8.2㎓ and 10dBi, respectively. To satisfy the bandwidth of the antenna, height of the dielectric substrate are increased by piling 4 sheets of dielectric substrate with pre-preg. To achieve a 10㏈i gain, 4 rectangular patch elements are placed in a 2×2 structure on the piled dielectric substrate. To reduce the loss and size of the feed network, hybrid feed network of a probe and microstrip transmission lines is used. The comparison of the simulated and measured performances of the antenna is in good agreement.
임태빈(Im, Tae-Bin),김강욱(Kim, Kan-Wook),조정삼(Cho, Jung-Sam),강태인(Kang, Tae-In),이노복(Lee, No-Bok) 한국산학기술학회 2010 한국산학기술학회논문지 Vol.11 No.11
대표적인 지향성 안테나인 야기 안테나를 무인 경계 레이더 센서에 적용 가능하도록 설계, 제작하였다. 본 논문에서 제안된 안테나가 무인 경계 레이더 센서에 적용되기 위해서는 7.2-8.2GHz의 동작주파수, 7dBi 이상의 최대 방사 이득과 60° 이상의 3dB 빔폭을 만족하여야한다. 7dBi 이상의 최대 방사 이득과 60° 이상의 빔폭을 얻기 위해 3 개의 디렉터를 가진 야기 안테나를 유전체 기판 위에 설계하였다. 또한 드라이브 단의 밸런스드 급전을 위하여 Microstrip-to-CPS 발룬을 설계하여 제안된 안테나에 적용하였다. 제안된 안테나의 가상 실험 결과와 측정 결과를 비교하여 제안된 안테나의 성능을 검증하였다. A Yagi antenna, which is a typical directional antenna, has been designed and fabricated as a surveillance sensor. The proposed Yagi antenna satisfies the requirements as a surveillance sensor; impedance bandwidth of 7.2-8.2GHz, maximum gain of 7dBi, and 3dB beamwidth of 60〫 in the azimuthal plane. The proposed Yagi antenna is designed with 3 directors and one driven element on a dielectric substrate. Also, a microstrip-to-CPS balun is designed and applied to the proposed antenna for balanced feeding of the dirven element. The performance of the proposed antenna has been verified by comparing the simulation and measurement results.
김주형(J. H. Kim),이형우(H. W. Lee),조정삼(J. S. Cho),홍인식(I. S. Hong),박종득(J. D. Park),김은성(E. S. Kim),임인철(I. C. Lim) 한국정보과학회 1990 한국정보과학회 학술발표논문집 Vol.17 No.1
본 논문에서는 RISC(Reduced Instruction Set Computer) 머신의 정수형 상수 곱셈을 효율적으로 처리하는 알고리즘을 제안한다. 일반적으로 곱셈수행은 다른 산술 및 논리 명령어의 수행에 비하여 많은 사이클 타임의 소요된다. 따라서 전체 프로그램 실행속도의 향상을 위하여 곱셈수행 처리시간을 단축시키는 것이 필요하다. 최근 정수곱셈 명령 하드웨어가 없는 RISC 머신이 많이 활용되고 있으며, 이 경우 곱셈수행은 쉬프트와 덧셈명령 등을 많이 포함하게 되어 명령 시퀀스가 길어진다. 본 논문에서는 정수곱셈 명령 하드웨어가 없는 RISC 머신의 프로그램 실행속도를 향상시키기 위하여 컴파일러의 코드 생성기에서 곱셈처리시 조합되는 명령 시퀀스를 단축시킬 수 있는 방법을 제시한다. 즉, 간결한 명령어 스텝 표현을 이용하기 위해 정수형 상수를 분할하여 덧셈 체인(Addition Chain)을 구성하는 알고리즘을 제안한다. 제안된 알고리즘은 SPARC(SUN) 머신의 기존 정수곱셈 처리부와 비교 검토하여 그 효율성을 제시한다.