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      • 16/32비트 길이 명령어를 갖는 32비트 마이크로 프로세서에 관한 연구

        조경연,Cho, Gyoung-Youn 한국정보처리학회 2000 정보처리논문지 Vol.7 No.2

        마이크로 프로세서의 동작 속도가 빨라지면서 메모리의 데이터 전송 폭이 시스템 성능을 제한하는 중요 인자로 대두되면서 코드 밀도가 높은 컴퓨터 구조에 대한 연구의 필요성이 증대되고 있다. 본 논문에서는 코드 밀도가 높은 32비트 마이크로 프로세서 구조로 16비트와 32비트 2종류 길이의 명령어를 가지는 가칭 2가지 길이 명령어 세트 컴퓨터(Bi-length Instruction Set Computer : BISC)를 제안한다. 32비트 BISC는 16개의 범용 레지스타를 가지며, 오프셋과 상수 오퍼랜드의 길이에 따라서 2종류의 명령어를 가진다. 제안한 32비트 BISC는 FPGA로 구현하여 1.8432MHz에서 모든 기능이 정상적으로 동작하는 것을 확인하였고, 크로스 어셈블러와 크로스 C/C++ 컴파일러 및 명령어 시뮬레이터를 설계하고 동작을 검증하였다. BISC의 코드 밀도는 기존 RISC의 130~220%, 기존 CISC의 130~140%로 높은 장점을 가진다. 따라서 데이터 전송 폭을 적게 요구하므로 차세대 컴퓨터 구조로 적합하고, 프로그램 메모리 크기가 작아지므로 실장 제어용 마이크로 프로세서에 적합하기 때문에 폭 넓은 활용이 기대된다. he speed of microprocessor getting faster, the data transfer width between the microprocessor and the memory becomes a critical part to limit the system performance. So the study of the computer architecture with the high code density is cmerged. In this paper, a tentative Bi-Length Instruction Set Computer(BISC) that consists of 16 bit and 32 bit length instructions is proposed as the high code density 32 bit microprocessor architecture. The 32 bit BISC has 16 general purpose registers and two kinds of instructions due to the length of offset and the size of immediate operand. The proposed 32 bit BISC is implemented by FPGA, and all of its functions are tested and verified at 1.8432MHz. And the cross assembler, the cross C/C++ compiler and the instruction simulator of the 32 bit BISC are designed and verified. This paper also proves that the code density of 32 bit BISC is much higher than the one of traditional architecture, it accounts for 130~220% of RISC and 130~140% of CISC. As a consequence, the BISC is suitable for the next generation computer architecture because it needs less data transfer width. And its small memory requirement offers that it could be useful for the embedded microprocessor.

      • 싱글 포트 듀얼 램(Ⅰ)

        조경연,허웅,이주근 명지대학교 대학원 1989 明知大學校開校四十周年記念論文集 Vol.1989 No.-

        In this paper, we propose the architecture of the SPDRAM(Single Port Dual RAM) which is a hierarchical memory device containing both SRAM and DRAM. At the conventional cache design, to get the marits of high integration of DRAM and of high speed of SRAM, both of SRAM and DRAM are used by the external placement. So, it results in no good performance due to narrow data transfer width. To overcome this drawback of conventional cache, the proposed SPDRAM has a SRAM cell which works by the unit of a word line between DRAM sense amp and I/O data gate. This architecture can enlarge the data transfer width. This SPDRAM also eliminates the overlapped circuits of SRAM and DRAM. That enhances the integration degree and gives the versatile functions with new control scheme. The SPDRAM fits into high performance memory system like computer. And also it allows to make various kinds of SPDRAM and to expend to 4 Mbit and 16 Mbit ones.

      • 기본 모드에서 동작하는 비동기 순차 회로의 시험 벡터 생성

        조경연,이재훈,민형복 대한전자공학회 1998 電子工學會論文誌, C Vol.c35 No.9

        비동기 순차 회로에 대한 시험 벡터를 생성하는 문제는 매우 어려운 문제로 남아 있다. 현재까지 이 문제에 대한 알고리즘은 거의 없었다. 그리고, 기존의 접근 방식은 시험 벡터를 생성하는 동안에는 피이드백 루프를 절단하여 그 곳에 플립플롭이 있는 것처럼 가정하고 시험 벡터를 생성하는 방식이었다. 그래서, 기존의 알고리즘은 동기 순차 회로용 시험 벡터 생성 알고리즘과 매우 유사하였다. 이것은 시험 벡터를 생성할 때에는 비동기 순차회로를 동기 순차 회로로 가정하고 시험 벡터를 생성한다는 것을 의미한다. 그러므로, 생성된 시험 벡터가 비동기 순차 회로에 적용되었을 때, 대상 결함을 검출하지 못할 수도 있다는 것을 나타낸다. 본 논문에서는 비동기 순차 회로에 대한 시험 벡터를 생성할 수 있는 알고리즘을 제시하였다. 본 논문에서 제안된 알고리즘을 적용하여 생성된 시험 벡터는 임계레이스(critical race) 문제와 순환(oscillation) 문제의 발생을 최소로 하면서 비동기 순차 회로의 결함을 검출할 수 있다. 그리고, 본 논문에서 제안된 알고리즘을 적용하여 생성된 시험 벡터는 비동기 순차 회로에 대해서 대상 결함을 검출하는 것이 보장된다. Generating test patterns for asynchronous sequential circuits remains to be a very difficult problem. There are few algorithms for this problem, and previous works cut feedback loops, and insert synchronous flip-flops in the feedback loops during ATPG. The conventional algorithms are similar to the algorithms for synchronous sequential circuits. This means that the conventional algorithms generate test patterns by modeling asynchronous sequential circuits as synchronous sequential circuits. So, test patterns generated by those algorithms nay not detect target faults when the test patterns are applied to the asynchronous sequential circuit under test. In this paper an algorithm is presented to generate test patterns for asynchronous sequential circuits. Test patterns generated by the algorithm can detect target faults for asynchronous sequential circuits with the minimal possibility of critical race problem and oscillation. And it is guaranteed that the test patterns generated by the algorithm will detect target faults.

      • SCOPUSKCI등재

        DL-1-Amino Alkyl Phosphonic Acid 와 그 유도체들의 합성 (ll)

        조경연,김덕찬,김용준,Kyung Yeon Cho,Duck Chan Kim,Yong Joon Kim 대한화학회 1971 대한화학회지 Vol.15 No.5

        Six previously unreported N-acylated-DL-1-amino alkyl phosphonic acids were prepared; N-Acetyl-DL-1-amino-3-methyl butyl phosphonic acidN-Benzoyl-DL-1-amino-2-methyl propyl phosphonic acidN-Benzoyl-DL-1-amino-3-methyl butyl phosphonic acidN-Benzoyl-DL-1-amino-2-methyl butyl phosphonic acidN-Acetyl-DL-1-amino-2-methyl propyl phosphonic acidN-Acetyl-DL-1-amino-2-methyl butyl phosphonic acidThe first four compounds were characterized, and the last two compounds were obtained in the crude oil state. The above three DL-1-amino-alkyl phosphonic acid were synthesized from iso-valeric acid, iso-caproic acid and ${\beta}$-methyl valeric acid using Hell-Volhard-Zelinsky reaction, the condensation reaction with triethyl-phosphite and the modified Curtius Reaction. Iso-caproic acid and ${\beta$-methyl valeric acid were prepared by the conventional methods.

      • KCI등재

        곱셈기를 이용한 정확한 부동소수점 제곱근 계산기

        조경연,Cho, Gyeong-Yeon 한국정보통신학회 2009 한국정보통신학회논문지 Vol.13 No.8

        부동소수점 제곱근 연산은 곱셈을 반복하여 근사값을 계산하는 뉴턴-랍손 알고리즘 및 골드스미트 알고리즘과 뺄셈을 반복하여 정확한 간을 계산하는 SRT 알고리즘이 있다. 본 논문에서는 곱셈기를 사용하여 정확한 값을 계산하는 제곱근 알고리즘을 제안한다. 본 논문에서는 뉴턴-랍손 알고리즘을 이용하여 근사 역제곱근을 구하고, 이의 오차를 줄이면서 제곱근을 구하는 알고리즘과 계산된 제곱근을 보정하는 알고리즘을 제안한다. 제안한 알고리즘은 단정도 실수에서는 전수 조사를 통해서, 배정도 실수에서는 10억 개의 무작위 수를 계산하여 모두 정확한 값을 얻었다. 본 논문에서 제안한 알고리즘은 곱셈기만을 사용하므로 별도의 하드웨어가 필요하지 않다. 따라서 실장제어용기기, 휴대용기기 등 정확한 제곱근 연산을 요구하는 분야에서 사용될 수 있다. There are two major algorithms to find a square root of floating point number, one is the Newton_Raphson algorithm and GoldSchmidt algorithm which calculate it approximately by iterating multiplications and the other is SRT algorithm which calculates it exactly by iterating subtractions. This paper proposes an exact floating point square root algorithm using only multiplication. At first an approximate inverse square root is calculated by Newton_Raphson algorithm, and then an exact square root algorithm by reducing an error in it and a compensation algorithm of it are proposed. The proposed algorithm is verified to calculate all of numbers in a single precision floating point number and 1 billion random numbers in a double precision floating point number. The proposed algorithm requires only the multipliers without another hardware, so it can be widely used in an embedded system and mobile production which requires an efact square root of floating point number.

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