고정길이 Booth-Folding 제곱기 디자인

조경주,정진균,Cho Kyung-Ju,Chung Jin-Gyun 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.8C

본 논문은 W 비트 입력으로부터 W 비트를 출력하늘 고정길이 제곱기의 디자인 방법을 제안한다. 효율적으로 양자화 오차를 보상하기 위해 modified Booth 인코더의 출력정보를 이용하여 오차보상 바이어스를 생성한다. 절사(truncation)된 부분이 양자화 오차에 미치는 영향에 따라 두 그룹(major/minor group)으로 나누고, 각 그룹에 서로 다른 오차보상 방법을 적용하여 절사된 부분을 보상한다. 시뮬레이션을 통해 제안한 오차보상 방법이 기존의 방법에 비해 절대 양자화 최대오차, 평균오차, 분산과 각은 성능 비교 파라미터에서 각각 $30\%,\;24\%,\;43\%$ 정도 적음을 보인다. 또한, 제안한 고정길이 제곱기는 이상적인 제곱기보다 면적과 전력소모 면에서 각각 약 $28\%,\;27\%$ 까지 적음을 보인다. This paper presents a design method for fixed-width squarer that receives a W-bit input and produces a W-bit squared product. To efficiently compensate for the quantization error, modified Booth encoder signals (not multiplier coefficients) are used for the generation of error compensation bias. The truncated bits are divided into two groups (major/minor group) depending upon their effects on the quantization error. Then, different error compensation methods are applied to each group. By simulations, it is shown that the performance of the proposed method is close to that of the rounding method and much better than that of the truncation method and conventional method. It is also shown that the proposed method leads to up to $28\%\;and\;27\%$ reduction in area and power consumption compared with the ideal squarers, respectively.

신호의 길이 특성을 이용한 효율적인 CAN 데이터 압축 알고리즘

오유경,정진균,Wu, Yujing,Chung, Jin-Gyun 한국스마트미디어학회 2014 스마트미디어저널 Vol.3 No.3

차량에 연결된 ECU 개수의 증가는 CAN 버스 점유율을 증가시킬 뿐만 아니라 메시지 전송오류 확률의 증가를 초래한다. CAN 데이터 전송 시간은 CAN 프레임의 길이에 비례하기 때문에 프레임의 길이를 줄이게 되면 효율적으로 CAN 버스로드와 오류확률을 감소시킬 수 있다. 본 논문에서는 CAN 메시지의 길이를 단축시키기 위해서 비트재배열과 Data Length Code (DLC)를 이용한 압축 방법을 제안한다. 실제 차량 주행에서 얻은 데이터로 제안한 알고리즘을 시뮬레이션 해본 결과, 기존의 방법에 비해 최대 54%까지 CAN 데이터가 더 압축됨을 확인하였다. The increasing number of ECUs in automobiles causes the CAN bus overloaded and consequently the error probability of data transmission increases. Since the time duration for the data transmission is proportional to CAN frame length, it is desirable to reduce the frame length. In this paper, we present a CAN message compression method using Data Length Code (DLC) and bit rearrangement. By simulations using actual CAN data, it is shown that the CAN transmission data is reduced up to 54 % by the proposed method, compared with conventional methods.

오차범위 분석을 통한 고정길이 modified Booth 곱셈기의 최대오차 감소

조경주,정진균,Cho, Kyung-Ju,Chung, Jin-Gyun 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.10

The maximum quantization error has serious effect on the performance of fixed-width multipliers that receive W-bit inputs and produce W-bit products. In this paper, we analyze the error bound of fixed-width modified Booth multipliers. Then, the estimation method for the number of additional columns for fixed-width multipliers is proposed to limit the maximum quantization error within a desired bound. In addition, it is shown that our methodology can be extended to reduced-width multipliers. By simulations, it is shown that the proposed error analysis method is useful to the practical design of fixed-width modified Booth multipliers. 최대 양자화 오차는 W 비트 입력으로부터 W 비트의 곱을 출력하는 고정길이 곱셈기의 성능에 많은 영향을 준다. 본 논문에서는 고정길이 modified Booth 곱셈기의 오차범위를 분석한 후 최대오차를 줄이기 위해 추가해야 하는 칼럼 수를 결정하는 방법을 제안한다. 또한, 오차범위 분석방법이 reduced-width 곱셈기 디자인 시에도 적용할 수 있음을 보인다. 시뮬레이션을 통해 제안한 오차분석 방법이 고정길이 modified Booth 곱셈기의 실제 디자인에 유용하게 사용될 수 있음을 보인다.

CAN 데이터 압축을 위한 효율적인 데이터 배열 기법

김연진(Yeon-Jin Kim),정진균(Jin-Gyun Chung) 대한전자공학회 2018 전자공학회논문지 Vol.55 No.12

CAN(controller area network) 시스템은 높은 신뢰성과 저비용으로 인해 자동차를 비롯한 많은 산업분야에 쓰이고 있다. 최근 자동차에는 스마트카를 실현하기 위해 80개 이상의 ECU(electronic control unit)가 사용되고 있고, ECU의 증가는 버스 로드 증가로 이어진다. 버스 로드를 해결하기 위해 CAN 시스템을 추가 개설 하는 방법은 유지보수와 비용문제가 추가된다. 따라서 CAN 데이터 압축은 기존의 CAN 프로토콜을 유지하며 버스로드 감소의 효율적인 방법으로 고려되고 있다. 본 논문에서는 CAN 데이터 분석을 통해 압축률을 극대화 할 수 있는 신호 배치 기법을 제안한다. The CAN system has been successfully applied in many fields including automotive industry due to its high reliability and cost efficiency. There can be more than 80 ECUs distributed in a smart vehicle. As the number of ECUs or sensors connected to the CAN bus increases, so does the busload. Potential solutions are increasing the bandwidth of the existing buses or using multiple buses. Alternatively, the bus overload can be efficiently reduced by applying data reduction techniques to the CAN data. In this paper, we propose a signal arrangement method to obtain optimized compression ratio through CAN data analysis.

Common Subexpression Elimination 회로의 부호 확장 제거

김용은(Yong-Eun Kim),정진균(Jin-Gyun Chung),이문호(Moon-Ho Lee) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.9

FIR 필터에서 곱셈기는 대부분의 면적을 차지한다. FIR 필터의 설계시 개별적인 곱셈기 대신 Common Subexpression Elimination(CSE) 알고리즘을 이용하여 덧셈만으로 곱셈기를 구현할 수 있다. CSE방식은 곱셈을 이용하지 않기 때문에 보다 작은 면적으로 필터를 구현할 수 있으나 덧셈에서 발생하는 캐리의 긴 전파 시간으로 인하여 필터 연산시간이 길어지는 단점이 있다. 특히 더해지는 항의 쉬프트가 클수록 부호 확장이 많아지며 부호확장에 의해 덧셈의 면적이 커지고 계산 시간이 길어진다. 본 논문에서는 CSE 알고리즘에서 부호 확장 부분을 제거하는 방법을 제안하며 제안한 알고리즘을 이용하여 주어진 예제를 삼성 0.35μ 공정으로 설계하였을 때 기존 설계 방법 보다 면적, 속도, 파워소모에서 각각 17%, 31%, 12% 의 이득이 있음을 보인다. In FIR filter design, multipliers occupy most of the area. To efficiently reduce the area occupied by multipliers, Common Subexpression Elimination (CSE) algorithm can be used instead of separate multipliers. However, the filter computation time can be increased due to the long carry propagation in CSE circuits. More specifically, when the difference of weights between the two inputs to an adder in CSE circuits is large, long carry propagation time is required due to large sign extension. In this paper, we propose a sign-extension reduction method in common subexpression elimination circuit. By Synopsys simulation using Samsung 0.35um library, it is shown that the proposed method leads to 17%, 31% and 12% reduction in the area, time delay and power consumption, respectively, compared with conventional method.

사다리꼴 필터를 이용한 효율적인 중첩펄스 처리 알고리즘 구현

박철암(Zheyan Piao),정진균(Jin-Gyun Chung) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.8

X-선과, γ-선을 이용한 형광분석장치는 현재 널리 쓰이는 물질의 고유특성을 분석하는 장치이다. 하지만 여러 가지 원인으로 인해 장치사용 시 측정 신호에서 중첩 현상이 발생한다. 검출 신호의 높이는 측정 물질의 특성을 반영하며 측정 물질을 정확히 분석하기 위해서는 중첩된 신호를 제거하거나 복원을 해야 한다. 현재 trapezoidal 필터는 형광분석장치에 널리 사용되고 있으며 중첩펄스 검출에서도 좋은 결과를 보이고 있다. 본 논문에서는 측정 신호의 사다리꼴 변형에 기반 한 중첩펄스 처리방법을 제안한다. 제안방법은 사다리꼴 필터를 이용한 최대값 검출 알고리즘에 두 개의 카운터와 몇 개의 레지스터만을 추가하여 추가적인 중첩펄스 처리 알고리즘을 구현하기 때문에 기존 방법에 비해 하드웨어 복잡도가 훨씬 적으면서도 정확히 중첩펄스를 처리 할 수 있다. X-ray or γ-ray spectroscopy systems are widely used for analyzing material characteristics. Pile-up pulses are very often encountered for several reasons in XRF systems. Thus, it is necessary to reject or recover pile-up pulses to accurately analyze the material under test. In this paper, a pile up pulse rejection and recovery method is presented for XRF systems using trapezoidal pulse shaping of the input signals. Since the proposed method is based on the trapezoidal pulse shaping method widely-used in XRF systems, only two counters and a few registers are needed to implement the additional function of pile-up pulse rejection and recovery. Consequently, the proposed system is much simpler than conventional pulse reconstruction systems. It is shown that the proposed method can detect and reject pile-up pulses exactly. It is also shown that the pile-up pulses can be recovered if some conditions are satisfied.

DLC와 전송 데이터 압축영역 설정을 이용한 CAN 데이터 압축

오유경(Yujing Wu),정진균(Jin-Gyun Chung) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.11

Controller Area Network (CAN)의 개발 목적은 차량 내 Electronic Control Units (ECUs)간의 다중 통신을 통해 자동차에서 큰 부피와 무게를 차지하는 와이어 하네스를 저비용의 네트워크 케이블로 대체하기 위한 것이었다. 차량에 탑재되는 ECU들의 증가로 인해 CAN 데이터 전송량이 많아짐에 따라 CAN 버스로드와 오류 확률도 증가하고 있다. CAN 데이터 전송 시간은 CAN 프레임의 길이에 비례하기 때문에 프레임의 길이를 줄이게 되면 효율적으로 CAN 버스로드와 오류확률을 감소시킬 수 있다. 본 논문에서는 CAN 메시지 길이를 감소시키기 위해 Data Length Code(DLC)와 전송 데이터 압축영역 설정 절차를 사용한 CAN 메시지 압축 알고리즘을 제안한다. 제안한 방법에서는 기존의 알고리즘과 달리 변화량을 저장하기 위한 최대 변화량의 범위를 설정하지 않아도 되기 때문에 부정확한 설정에서 발생하는 오류나 지나친 설정에서 발생하는 압축효율 저하를 피할 수 있다. 또한, DLC 크기에 의해 압축 유무를 판단함으로써 기존 방법에서 제안된 두 개의 ID로 압축 여부를 판단하는 비효율적인 문제점을 해결할 수 있다. 실제차량 주행 후 얻은 데이터로 시뮬레이션 해본 결과, 기존의 방법에 비해 최대 52%까지 더 압축된 것을 확인하였다. 또한, 임베디드 테스트 보드를 이용하여 테스트 했을 때 한 개의 64비트 EMS CAN 데이터를 압축하는데 0.16ms가 소요되어 차량용 CAN 통신에 사용가능함을 보인다. Controller area network (CAN) was designed for multiplexing communication between electronic control units (ECUs) in vehicles and thus for decreasing the overall wire harness. The increasing number of ECUs causes the CAN bus overloaded and consequently the error probability of data transmission increases. Since the time duration for the data transmission is proportional to CAN frame length, it is desirable to reduce the frame length. In this paper, a CAN message compression method is proposed using Data Length Code (DLC) and compression area selection algorithm to reduce the CAN frame length and the error probability during the transmission of CAN messages. By the proposed method, it is not needed to predict the maximum value of the difference in successive CAN messages as opposed to other compression methods. Also, by the use of DLC, we can determine whether the received CAN message has been compressed or not without using two ID"s as in conventional methods. By simulations using actual CAN data, it is shown that the CAN transmission data is reduced up to 52 % by the proposed method, compared with conventional methods. By using an embedded test board, it is shown that 64bit EMS CAN data compression can be performed within 0.16ms and consequently the proposed algorithm can be used in automobile applications without any problem.

XRF시스템용 효율적인 Trapezoidal 필터 및 최대값 검출 회로 설계

박철암(Zheyan Piao),정진균(Jin-Gyun Chung) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.6

XRF 시스템에서 디지털 방식으로 펄스를 합성하는 기술은 현재 다양하게 발전 되면서 기존의 아날로그 방식을 대신하고 있다. XRF 시스템에서는 펄스의 높이를 분석하기 위해 주로 trapezoidal 필터를 사용한다. 본 논문에서는 trapezoidal 필터의 하드웨어 구현을 위한 효율적인 구조를 제안한다. 또한 측정 오차가 기존 알고리즘에 의한 오차의 절반으로 감소되면서 효율적인 하드웨어 구현이 가능한 최대값 검출 알고리즘을 제안한다. 제안한 알고리즘은 하드웨어 언어인 Verilog HDL로 설계하고 FPGA로 구현하였으며 테스트보드를 제작하여 성능을 검증하였다. In XRF systems, various techniques have been developed for the synthesis of pulse shapes using digital methods instead of traditional analog methods. Trapezoidal pulse shaping algorithms can be used for digital multi-channel pulse height analysis in X-ray spectrometer systems. In this paper, an efficient trapezoidal filter architecture is presented. In addition, we present a hardware-efficient peak value detection algorithm. By the proposed algorithm, peak value detection error is decreased by half compared with the conventional algorithm. The proposed Digital Pulse Processing(DPP) algorithm is designed using Verilog HDL and implemented using an FPGA on a test board. It is demonstrated that the implemented DPP board works successfully in practical XRF systems.

변수그룹을 이용한 효율적인 연산기 설계

김용은(Yong-Eun Kim),정진균(Jin-Gyun Chung) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.1

본 논문에서는 곱셈기나 필터 등에서 연산을 위해 부분곱을 더할 때 더해질 변수를 그룹화하여 연산기를 설계하는 방법을 제시한다. 제안한 그룹화 알고리즘을 사용하면 기존의 full adder cell이 간단한 로직회로로 대치되고 이에 따라 면적, 전력소모, 속도면에서 효율적인 디자인이 가능하다. 제안한 방법을 7bit, 8bit 제곱기 및 FIR 필터에 사용되는 precomputer 블록에 적용한 결과 기존의 방법 보다 면적, 전력소모, 속도에서 각각 {22.1%, 20.1%, 14%}, {24.7%, 24.4%, 6.7%}, {63.6%, 34.4%, 9.8%} 의 이득 있음을 보인다. In this paper, we propose a partial product addition method using variable groups in the design of operators such as multipliers and digital filters. By this method, full adders can be replaced with simple logic circuits. To show the efficiency of the proposed method, we applied the method to the design of squarers and precomputer blocks of FIR filters. In case of 7 bit and 8 bit squarers, it is shown that by the proposed method, area, power and delay time can be reduced up to {22.1%, 20.1%, 14%} and {24.7%, 24.4%, 6.7%}, respectively, compared with the conventional method. The proposed FIR precomputer circuit leads to up to {63.6%, 34.4%, 9.8%} reduction in area, power consumption and propagation delay compared with previous method.

팬 아웃이 고정된 carry increment 덧셈기 설계 방법

김용은(Yong-Eun Kim),정진균(Jin-Gyun Chung) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.2

가변 stage carry increment adder는 stage가 증가함에 따라 stage에서 계산되는 워드길이를 1비트씩 늘려줄 수 있으므로 속도는 O(√2n)에 근접한다. 하지만 stage의 비트가 늘어남에 따라 stage에 입력되는 캐리의 팬 아웃이 증가하게 되고 이로 인하여 속도가 느려진다. 본 논문에서는 stage의 입력 비트를 증가하여도 팬 아웃이 stage에 관계없이 고정될 수 있는 알고리즘을 제안하고 37비트 덧셈기를 레이아웃하여 시뮬레이션 결과를 비교하였을 때 면적은 40% 늘어나는 것에 비해 덧셈기의 속도가 75% 향상되었다. According to increment of stage, the speed of changeable stage Carry-increment adder can be close to O(√2n) because the word length which is computed in stage can be lengthened by 1 bit. But the number of stage bits is increased, fan-out of carry which is inputted in stage is increased. So the speed can be slow. This paper presents a new carry-increment adder design method to fix the number of fan-outs regardless of the number of stages. By layout simulation of 37-bit adder, the area can be increased up to 40%, but speed improvement up to 75% can be achieved, by the proposed method, compared with a conventional method.