칩 사진 상의 와이어 인식 방법

장경선(Jhang Kyoungson) 대한전자공학회 2016 전자공학회논문지 Vol.53 No.5

칩 상에서 연결을 담당하는 와이어의 인식은 칩 역공학에서 가장 중요한 부분 중 하나이다. 칩 사진에서 인식된 와이어는 칩 회로의 논리 수준 또는 기능 수준 표현을 복원하는데 사용된다. 기존의 칩 역공학에서 주로 사용되는 수작업에 의한 와이어 인식은 정확한 결과를 제공하지만, 한 칩이나 블록에 속한 와이어의 수가 수십 만개 또는 그 이상이 될 경우 너무 많은 시간이 걸리는 단점이 있다. 칩 상의 와이어는 그 재료에 따라 특정한 밝기나 색상 특성을 가지고 있다. 따라서, 본 논문에서는 칩 사진에 나타나는 영역의 밝기나 색상 특성을 이용하여 와이어 여부를 판단하는 2단계 방법을 제안한다. 즉, 이미지 이진화 과정과 이진 이미지에 나타나는 영역에 대한 와이어 여부를 판단하는 과정으로 이루어진다. 활용되는 기법들은 기존에 제안된 기법들을 이용한다. 둘째 단계에서, 와이어 영역의 특성을 지정해주기 위해서 사용자는 특정 와이어 영역을 선택하는 과정을 수행해야 한다. 선택된 와이어 영역의 히스토그램 특성은 다른 영역과의 히스토그램 유사도를 계산하는 데 사용된다. 첫 번째 실험은, 기존에 제안된 몇 가지 이미지 이진화 기법 중에서 둘째 단계를 위해 적절한 한 가지 기법을 선택하기 위한 것이다. 와이어 영역 판별 방법에 대한 둘째 실험은, 실험적으로 비교 가능한 기존 방법이 없는 관계로, 본 논문에서 제안하는 그레이 스케일 또는 HSV 컬러를 이용하는 히스토그램 유사도 비교 방법 세 가지에 대한 비교 실험 결과를 제시한다. 제일 성능이 좋은 방법은, 와이어 영역으로 판단한 영역이 진짜 와이어 영역인 비율이 98% 이상임을 확인하였다. Wire recognition is one of the important tasks in chip reverse engineering since connectivity comes from wires. Recognized wires are used to recover logical or functional representation of the corresponding circuit. Though manual recognition provides accurate results, it becomes impossible, as the number of wires is more than hundreds of thousands. Wires on a chip usually have specific intensity or color characteristics since they are made of specific materials. This paper proposes two stage wire recognition scheme; image binarization and then the process of determining whether regions in binary image are wires or not. We employ existing techniques for two processes. Since the second process requires the characteristics of wires, the users needs to select the typical wire region in the given image. The histogram characteristic of the selected region is used in calculating histogram similarity between the typical wire region and the other regions. The first experiment is to select the most appropriate binarization scheme for the second process. The second experiment on the second process compares three proposed methods employing histogram similarity of grayscale or HSV color since there have not been proposed any wire recognition method comparable by experiment. The best method shows more than 98% of true positive rate for 25 test examples.

알렉스넷과 구글넷을 적용한 머리 자세 예측

장경선(Kyoungson Jhang) 대한전자공학회 2018 대한전자공학회 학술대회 Vol.2018 No.6

백사장 모래 사진에 대한 미세플라스틱 세그멘테이션

장경선(Kyoungson Jhang),조현우(Hyunwoo Cho),김성윤(Seongyun Kim),정성헌(Sungheon Jung),윤관호(Gwanho Yoon) 한국해양환경·에너지학회 2020 한국해양환경·에너지학회 학술대회논문집 Vol.2020 No.11

칩 타일 사진들의 자동적인 스티칭 방법에 관한 연구

고병철(Ko Byungchul),장경선(Jhang Kyoungson) 한국정보과학회 2012 한국정보과학회 학술발표논문집 Vol.39 No.1A

칩을 분석하기 위해서는 현미경을 이용하여 칩 전체를 타일 형태로 나누어서 사진을 찍어 분석할 한장의 사진을 완성하게 된다. 본 논문은, 타일형태로 부분 부분 찍은 사진들을 조립하여 한 장의 전체 사진을 완성하는 스티칭 방법에 관한 것이다. 사람이 수작업으로 일일이 사진들을 붙이려면 시간과 정확성이 떨어지므로 스티칭 과정을 자동화하는 방법을 제시한다.

FPGA 설계 데이터로부터 Verilog 기능 모델 추출

이종길(Jongkil Lee),장경선(Kyoungson Jhang),조한진(Hanjin Cho) 한국정보과학회 2012 정보과학회 컴퓨팅의 실제 논문지 Vol.18 No.5

XDL은 XILINX 사 FPGA의 설계 데이터로서, 텍스트 형태로 되어 있고, 배치 및 배선 정보뿐 아니라 configuration 정보까지 포함하므로, 매핑 과정이나 배치 배선 과정을 개선하려는 많은 tool 개발자들이나 사용자들에게 도움을 주는 언어이다. 본 논문에서는 합성 과정에서 생성되는 XDL을 분석해서, Verilog 기능 모델을 생성하는 방법을 제시한다. 본 연구 결과는 XDL을 처리하는 다른 응용에도 적용될 수 있을 것이다. 몇 가지 Verilog 예제에 대해서, 원래 Verilog 예제와 합성으로 얻은 XDL에서 추출된 Verilog 예제의 시뮬레이션 결과를 비교함으로써, 제시된 방법이 올바르게 동작함을 보였다. XDL is a text-based language that represents XILINX FPGA design data which includes mapping, placement and routing information as well as configuration information. FPGA tool developers may utilize XDL to improve their tools performance for mapping, placement, routing, and etc. This paper presents a scheme to extract Verilog functional model from XDL produced during synthesis process. The scheme can be applied with some modifications to other applications that deal with XDL. With experiments, we show that the proposed scheme works correctly by comparing the simulation results of the original Verilog file and the extracted one for several Verilog examples.

카메라에 의한 효과적인 성별 예측을 위한 CNN 학습방법

조준수(Junsoo Cho),장경선(Kyoungson Jhang) 한국정보과학회 2018 한국정보과학회 학술발표논문집 Vol.2018 No.12

칩 사진에서 Wire 자동 인식에 관한 연구

이종길(Lee JongKil),고병철(Ko ByungChul),장경선(Jhang KyoungSon) 한국정보과학회 2012 한국정보과학회 학술발표논문집 Vol.39 No.1A

칩을 분석하는 과정에서 게이트의 검출도 중요하지만 그와 동등하게 중요한 부분이 wire의 인식이다. 본 논문은 wire의 자동인식의 방법에 관한 것으로, 칩 내부를 전자현미경으로 촬영한 사진을 기반으로 wire를 추출한다. 사람이 수작업으로 일일이 그 wire들을 그린다면 시간과 정확성이 떨어지므로 wire 인식 과정을 자동화하는 방법을 제시한다.

두개 이상의 관점에서 포인트 클라우드를 생성하는 수중 초음파 장비를 위한 정합 및 보간 방법

강한솔(Hansol Kang),권혁찬(Hyukchan Kwon),장경선(Kyoungson Jhang),최두원(DooWon Choi) 한국정보과학회 2019 한국정보과학회 학술발표논문집 Vol.2019 No.12

ML-AHB 버스 매트릭스를 위한 슬레이브 중심 중재 방식의 성능 분석

황수연(Sooyun Hwang),박형준(Hyeongjun Park),장경선(Kyoungson Jhang) 한국정보과학회 2007 정보과학회논문지 : 시스템 및 이론 Vol.34 No.5·6

온 칩 버스에서 중재 방식은 전체 시스템의 성능을 결정하는 중요한 요소 중 하나이다. 전통적인 공유 버스는 다수의 마스터와 단일 중재기 사이의 버스 사용 요청 및 권한 신호에 기반한 마스터 중심의 중재 방식을 사용한다. 마스터 중심의 중재 방식을 사용할 경우 한 순간에 오직 하나의 마스터와 슬레이브만이 데이타 전송을 수행할 수 있다. 따라서 전체 버스 시스템의 효율성 및 자원의 이용률이 감소되는 단점이 있다. 반면, 슬레이브 중심의 중재 방식은 중재기가 각 슬레이브 포트 별로 분산되며, 마스터는 중재 동작 없이 바로 트랜잭션을 시작하고, 다음 전송을 진행시키기 위해 슬레이브의 응답을 기다리는 방식을 취한다. 따라서 중재 동작의 단위가 트랜잭션 또는 단일 전송이 될 수 있다. 또한 다수의 마스터와 다수의 서로 다른 슬레이브 사이에 병렬적인 데이타 전송이 가능하기 때문에 버스 시스템의 효율성 및 자원의 이용률이 증가된다. 본 논문은 슬레이브 중심의 중재 방식을 사용하는 온 칩 버스인 ML-AHB 버스매트릭스에 다양한 중재 방식을 적용시켜 전체 버스 시스템의 성능을 비교 분석해 보고, 어플리케이션의 특징에 따라 어떤 중재 방식을 사용하는 것이 더 유리한지에 대해 언급한다. 본 논문에서 구현한 중재 방식은 고정된 우선순위 방식, 라운드 로빈 방식 및 동적인 우선순위 방식으로 나뉘며, 마스터와 슬레이브의 특성 별로 각각 실험을 수행하였다. 성능 시뮬레이션 결과, 버스 시스템에서 임계 경로에 있는 마스터의 개수가 적을 경우 동적인 우선순위 방식이 가장 높은 성능을 보였으며, 임계 경로에 있는 마스터의 개수가 많거나, 또는 모든 마스터들의 작업 길이가 동일할 경우 라운드 로빈 방식이 가장 높은 성능을 보였다. 또한 SDRAM과 같이 접근을 위한 지연이 긴 메모리 또는 장치들을 슬레이브로 사용하는 어플리케이션에서는 단일 전송 단위의 중재 방식보다 트랜잭션 단위의 중재 방식이 더 높은 성능을 보였다. 실제 SDRAM의 지연 시간이 1, 2 및 3 클럭 사이클인 경우 각각 26%, 42% 및 51%의 성능 향상을 보였다. In On-Chip bus, the arbitration scheme is one of the critical factors that decide the overall system performance. The arbitration scheme used in traditional shared bus is the master-side arbitration based on the request and grant signals between multiple masters and single arbiter. In the case of the master-side arbitration, only one master and one slave can transfer the data at a time. Therefore the throughput of total bus system and the utilization of resources are decreased in the master-side arbitration. However in the slave-side arbitration, there is an arbiter at each slave port and the master just starts a transaction and waits for the slave response to proceed to the next transfer. Thus, the unit of arbitration can be a transaction or a transfer. Besides the throughput of total bus system and the utilization of resources are increased since the multiple masters can simultaneously perform transfers with independent slaves. In this paper, we implement and analyze the arbitration schemes for the Multi-Layer AHB BusMatrix based on the slave-side arbitration. We implement the slave-side arbitration schemes based on fixed priority, round robin and dynamic priority and accomplish the performance simulation to compare and analyze the performance of each arbitration scheme according to the characteristics of the master and slave. With the performance simulation, we observed that when there are few masters on critical path in a bus system, the arbitration scheme based on dynamic priority shows the maximum performance and in other cases, the arbitration scheme based on round robin shows the highest performance. In addition, the arbitration scheme with transaction based multiplexing shows higher performance than the same arbitration scheme with single transfer based switching in an application with frequent accesses to the long latency devices or memories such as SDRAM. The improvements of the arbitration scheme with transaction based multiplexing are 26%, 42% and 51%, respectively when the latency times of SDRAM are 1, 2 and 3 clock cycles.

LAPG-2 : A Cost-Efficient Design Verification Platform with Virtual Logic Analyzer and Pattern Generator

황수연(Sooyun Hwang),강동수(Dongsoo Kang),장경선(Kyoungson Jhang),이강(Kang Yi) 한국정보과학회 2008 정보과학회논문지 : 시스템 및 이론 Vol.35 No.5·6

This paper proposes a cost-efficient and flexible FPGA-based logic circuit emulation platform. By improving the performance and adding more features, this new platform is an enhanced version of our LAPG. It consists of an FPGA-based hardware engine and software element to drive the emulation and monitor the results. It also provides an interactive verification environment which uses an efficient communication protocol through a bi-directional serial link between the host and the FPGA board. The experimental results show that this new approach saves 55%~99% of communication overhead compared with other methods. According to the test results, the new LAPG is more area efficient in complex circuits with many I/O ports. 본 논문에서는 FPGA 기반의 논리 회로를 에뮬레이션 하는 저비용 플랫폼인 LAPG-2의 구조설계와 구현을 제안한다. 본 논문에서 제안한 에뮬레이션 플랫폼은 기존에 제안된 LAPG(Logic Analyzer and Pattern Generator)의 성능을 향상시키고, 더 많은 기능을 추가하였다. 따라서, LAPG-2는 기존 LAPG의 향상된 버전이라고 할 수 있다. 본 논문에서 제안한 LAPG-2는 크게 FPGA 기반 하드웨어 엔진과 에뮬레이션을 구동하고 결과를 모니터링 할 수 있는 소프트웨어 부분으로 구성된다. 호스트 컴퓨터와 FPGA 보드 사이의 양방향 직렬 통신 링크를 통한 새로운 통신 프로토콜을 제안함으로써 효과적인 상호 작용할 수 있는 검증 환경을 제공한다. 실험 결과, 본 논문에서 제안한 에뮬레이션 방법은 다른 방식들과 비교했을 때, 55%~99%의 통신 오버헤드 절감 효과를 얻었다. 하드웨어 면적의 경우는, 간단한 회로보다 입출력 포트 수가 많은 복잡한 회로에서 보다 더 효율적이었다.