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- 저자 : 이규희(KyuHee Lee) (검색결과 4 건)
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이규희(Lee, Kyuhee),김재권(Kim, Jaekwon),윤상균(Yun, Sangkyun) 한국정보전자통신기술학회 2009 한국정보전자통신기술학회논문지 Vol.2 No.1
본 논문은 다중 안테나를 사용하는 통신시스템의 수신부에서 사용하는 복잡도가 낮은 신호검출기법을 제안한. 선형검출기법에는 Zero-Forcing (ZF)기법과 minimum mean squared error (MMSE) 기법이 있고, ZF기법은 MMSE 기법에 비해 하드웨어 구현관점에서 더 간단하나 성능이 열등한 것으로 알려져 있다. 일반적으로 통신시스템에서는 채널상황에 따라 modulation coding scheme (MCS)을 적응으로 바꾸어 사용한다. 본 논문에서는 사용되는 MCS 레벨에 따라 ZF기법과 MMSE기법 중 더 적합한 방식을 선택할 필요가 있음을 보인다. 또한 하드웨어 구현을 통해 적응 선형수신기의 복잡도가 기존의 MMSE 기법의 복잡도와 유사함을 보인다. In this paper, a novel low complexity linear receiver is proposed that is used at the receiver of MIMO systems. Zero-forcing (ZF) and minimum mean squared error (MMSE) receivers are common linear receivers. ZF receiver is simpler than MMSE receiver from the hardware implementation perspective, howerver, MMSE shows better performance than ZF. In general, MCS level changes according to channel condition. This paper shows the benefit of choosing between MMSE and ZF according to the selected MCS level. We implement the MCS-adaptive linear receiver as hardware, and show that its complexity is comparable to the conventional MMSE receiver.
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효율적인 반복 연산을 지원하는 정규표현식 매칭 프로세서
안범기(BeomKi Ahn),이규희(KyuHee Lee),윤상균(SangKyun Yun) 한국정보과학회 2013 정보과학회 컴퓨팅의 실제 논문지 Vol.19 No.11
정규표현식 패턴 매칭은 침입탐지 시스템 등의 응용 프로그램에 널리 사용되며 고성능 처리가 필요한 경우에 하드웨어 기반 매칭이 사용된다. 패턴이 갱신될 때에 재합성을 해야 하는 완전 하드웨어 기반 방식의 문제점을 해결하기 위해서 ReCPU라고 하는 정규표현식 매칭 프로세서가 제안되었다. 그러나 ReCPU는 정규표현식의 반복 연산을 다소 비효율적으로 처리한다. 본 논문에서는 ReCPU의 비효율적 반복처리를 개선하기 위해 새로운 명령어 집합을 제시하여 효율적으로 반복연산을 수행하는 정규표현식 매칭 프로세서 REMP를 제안한다. REMP는 특히 짧은 서브패턴의 반복 처리에 ReCPU보다 실행명령어 수가 1/2로 감소하여 매우 효율적이다. REMP는 Verilog로 설계하고 Altera FPGA로 합성하여 동작을 검증하였다. Regular expression pattern matching is widely used in applications such as intrusion detection systems. Hardware based matching is used for high speed regular expression processing. A regular expression matching processor called ReCPU has been proposed to solve the problem that full hardware solutions require re-synthesis of hardware whenever the patterns are updated. However, ReCPU has some problems including inefficient repetition processing In this paper, we propose an instruction set supporting efficient repetition and the architecture of the regular expression matching processor (REMP) to implement it. The REMP is very effective in processing repetitions of short patterns because the required number of instructions is half of that of ReCPU. The REMP is described using Verilog and synthesized on Altera FPGA.
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NIDS를 위한 다중바이트 기반 정규표현식 패턴매칭 하드웨어 구조
윤상균(SangKyun Yun),이규희(KyuHee Lee) 한국통신학회 2009 韓國通信學會論文誌 Vol.34 No.1B
최근의 네트워크 침입탐지 시스템에서는 침입이 의심되는 패킷을 나타내는 데 정규표현식이 사용되고 있다. 고속 네트워크를 통해서 입력되는 패킷을 실시간으로 검사하기 위해서는 하드웨어 기반 패턴 매칭이 필수적이며 변화되는 패턴 규칙을 다루기 위해서는 FPGA와 같은 재구성 가능한 디바이스를 사용하는 것이 바람직하다. FPGA의 동작 속도 제한으로 바이트 단위의 패킷 검사로는 실시간 검사를 할 수 없는 경우에 이를 해결하기 위해서 여러 바이트 단위로 검사하는 것이 필요하다. 본 논문에서는 정규표현식 패턴 매칭을 n바이트 단위로 처리하는 하드웨어의 구조와 설계 방법을 제시하고 이에 대한 패턴 매칭 회로 생성기를 구현한다. Snort 규칙에 대해 FPGA로 합성된 하드웨어는 n=4일 때에 규칙에 따라서 2.62~3.4배의 처리 속도 향상을 보였다. In recent network intrusion detection systems, regular expressions are used to represent malicious packets. In order to process incoming packets through high speed networks in real time, we should perform hardware-based pattern matching using the configurable device such as FPGAs. However, operating speed of FPGAs is slower than giga-bit speed network and so, multi-byte processing per clock cycle may be needed. In this paper, we propose a hardware architecture of multi-byte based regular expression pattern matching and implement the pattern matching circuit generator. The throughput improvements in four-byte based pattern matching circuit synthesized in FPGA for several Snort rules are 2.62~3.4 times.
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