SoC FPGA에서의 정규표현식 프로세서를 위한 호스트 인터페이스 설계

윤상균(SangKyun Yun),김경민(KyungMin Kim),이규희(KyuHee Lee) 한국통신학회 2015 한국통신학회 학술대회논문집 Vol.2015 No.06

NIDS를 위한 다중바이트 기반 정규표현식 패턴매칭 하드웨어 구조

윤상균(SangKyun Yun),이규희(KyuHee Lee) 한국통신학회 2009 韓國通信學會論文誌 Vol.34 No.1B

최근의 네트워크 침입탐지 시스템에서는 침입이 의심되는 패킷을 나타내는 데 정규표현식이 사용되고 있다. 고속 네트워크를 통해서 입력되는 패킷을 실시간으로 검사하기 위해서는 하드웨어 기반 패턴 매칭이 필수적이며 변화되는 패턴 규칙을 다루기 위해서는 FPGA와 같은 재구성 가능한 디바이스를 사용하는 것이 바람직하다. FPGA의 동작 속도 제한으로 바이트 단위의 패킷 검사로는 실시간 검사를 할 수 없는 경우에 이를 해결하기 위해서 여러 바이트 단위로 검사하는 것이 필요하다. 본 논문에서는 정규표현식 패턴 매칭을 n바이트 단위로 처리하는 하드웨어의 구조와 설계 방법을 제시하고 이에 대한 패턴 매칭 회로 생성기를 구현한다. Snort 규칙에 대해 FPGA로 합성된 하드웨어는 n=4일 때에 규칙에 따라서 2.62~3.4배의 처리 속도 향상을 보였다. In recent network intrusion detection systems, regular expressions are used to represent malicious packets. In order to process incoming packets through high speed networks in real time, we should perform hardware-based pattern matching using the configurable device such as FPGAs. However, operating speed of FPGAs is slower than giga-bit speed network and so, multi-byte processing per clock cycle may be needed. In this paper, we propose a hardware architecture of multi-byte based regular expression pattern matching and implement the pattern matching circuit generator. The throughput improvements in four-byte based pattern matching circuit synthesized in FPGA for several Snort rules are 2.62~3.4 times.

문자클래스 매칭을 지원하는 정규표현식 매칭 프로세서 구조

윤상균(SangKyun Yun) 한국정보과학회 2015 정보과학회논문지 Vol.42 No.10

고속 정규표현식 매칭을 수행하기 위한 여러 종류의 정규표현식 매칭 하드웨어 구조가 연구되었다. 특히 프로그램과 같이 패턴의 갱신이 쉽도록 범용 프로세서와 유사한 방식으로 정규표현식 매칭을 수행하는 ReCPU와 SMPU와 같은 정규표현식 프로세서가 연구되었다. 그렇지만 기존의 정규표현식 프로세서들은 문자클래스 매칭을 위한 별도의 기능을 제공하지 않아서 문자클래스 처리에 비효율적이다. 본 논문에서는 문자클래스 매칭을 지원하는 정규표현식 매칭 프로세서의 명령어 집합을 제시하고, 이에 대한 프로세서 구조를 설계 구현한다. 제시된 프로세서는 문자클래스, 문자 범위와 부정 문자클래스 처리 기능을 포함하고 있어서 문자클래스 매칭을 매우 효율적으로 처리할 수 있다. Many hardware-based regular expression matching architectures are proposed for high performance matching. In particular, regular expression processors such as ReCPU and SMPU perform pattern matching in a similar approach to that used in general purpose processors, which provide the flexibility when updating patterns. However, these processors are inefficient in performing class matching since they do not provide character class matching capabilities. This paper proposes an instruction set and architecture of a regular expression matching processor, which can support character class matching. The proposed processor can efficiently perform character class matching since it includes character class, character range, and negated character class matching capabilities.

이진 가중치 신경망의 하드웨어 구현을 위한 고정소수점 연산 정확도 분석

김종현,윤상균,Kim, Jong-Hyun,Yun, SangKyun 한국전기전자학회 2018 전기전자학회논문지 Vol.22 No.3

본 연구에서는 이진 가중치 신경망(BWN)을 부동소수점 데이터를 사용하여 학습시킨 후에, 학습된 파라미터와 주요연산을 고정소수점으로 근사화시키는 과정에서 정확도의 변화를 분석하였다. 신경망을 이루고 있는 각 계층의 입력 데이터와 컨볼루션 연산의 계산에 고정소수점 수를 사용했으며, 이때 고정소수점 수의 전체 bit 수와 소수점 이하 bit 수에 변화를 주면서 정확도 변화를 관찰하였다. 각 계층의 입력 값과 중간 계산값의 정수 부분의 손실이 발생하지 않으면 고정소수점 연산을 사용해도 부동소수점 연산에 비해 큰 정확도 감소가 없었다. 그리고 오버플로가 발생하는 경우에 고정소수점 수의 최대 또는 최소값으로 근사시켜서 정확도 감소를 줄일 수 있었다. 이 연구결과는 FPGA 기반의 BWN 가속기를 구현할 때에 필요한 메모리와 하드웨어 요구량을 줄이는 데 사용될 수 있다. In this paper, we analyze the change of accuracy when fixed point arithmetic is used instead of floating point arithmetic in binary weight network(BWN). We observed the change of accuracy by varying total bit size and fraction bit size. If the integer part is not changed after fixed point approximation, there is no significant decrease in accuracy compared to the floating-point operation. When overflow occurs in the integer part, the approximation to the maximum or minimum of the fixed point representation minimizes the decrease in accuracy. The results of this paper can be applied to the minimization of memory and hardware resource requirement in the implementation of FPGA-based BWN accelerator.

한정된 자원을 갖는 FPGA에서의 이진가중치 신경망 가속처리 구조 설계 및 구현

김종현(Jong-Hyun Kim),윤상균(SangKyun Yun) 한국전기전자학회 2020 전기전자학회논문지 Vol.24 No.1

본 연구에서는 임베디드 시스템에 적용하기 위해 자원이 제한된 조건의 FPGA를 기반으로 BWN 가속처리를 하는 방법을 제시하였다. 사용할 수 있는 로직의 개수가 제한적이기 때문에 다양한 크기의 Conv-layer, FC-layer를 처리할 수 있는 하나의 연산장치를 설계해서 재활용하였다. Input feature map 데이터를 한번에 병렬처리를 할 수 없는 경우 데이터를 여러 번 읽어서 중간결과를계산하고 합산하여 최종 출력을 계산하였다. 사용할 수 있는 BRAM 모듈 개수가 제한적이기 때문에 BWN 가속기내의 데이터 bit수를 최소화한 구조를 사용하였다. 구현한 BWN가속기의 이미지 분류 처리 시간은 소형 시스템과 비교하였을 때 처리시간 측면에서 우수함을 보였고 고성능 시스템과 비교하였을 때는 데스크탑 PC보다는 빠르고 높은 클럭속도의 GPU시스템의 50%정도 느렸다. BWN가속기는 50MHz의 느린 clock을 사용하므로 성능대비 전력측면에서 유리함을 확인할 수 있었다. In this paper, we propose a method to accelerate BWN based on FPGA with limited resources for embedded system. Because of the limited number of logic elements available, a single computing unit capable of handling Conv-layer, FC-layer of various sizes must be designed and reused. Also, if the input feature map can not be parallel processed at one time, the output must be calculated by reading the inputs several times. Since the number of available BRAM modules is limited, the number of data bits in the BWN accelerator must be minimized. The image classification processing time of the BWN accelerator is superior when compared with a embedded CPU and is faster than a desktop PC and 50% slower than a GPU system. Since the BWN accelerator uses a slow clock of 50MHz, it can be seen that the BWN accelerator is advantageous in performance versus power.

정규표현식 프로세서를 위한 호스트 인터페이스 설계 및 구현

김종현(JongHyun Kim),윤상균(SangKyun Yun) 한국정보과학회 2017 정보과학회 컴퓨팅의 실제 논문지 Vol.23 No.2

정규표현식 패턴 매칭을 고속으로 수행하기 위하여 하드웨어 기반의 정규표현식 매칭 회로들이 제시되었으며, 특히 보통 프로세서처럼 정규표현식에 대한 프로그램을 실행하여 패턴 매칭을 수행하는 정규표현식 프로세서가 제시되었다. 정규표현식 프로세서가 패턴 매칭을 수행하기 위해서는 명령어 메모리에 정규표현식 패턴에 대한 명령어가, 데이터 메모리에는 매칭 대상이 되는 데이터가 미리 저장되어야 한다. 정규표현식 프로세서를 호스트의 보조프로세서로 사용하려면 호스트에서 정규표현식 프로세서의 명령어 메모리와 데이터 메모리를 초기화하는 기능을 제공해야 하며 이를 위한 호스트 인터페이스가 필요하다. 본 논문에서는 Altera사의 DE1-SoC 보드에서 호스트와 정규표현식 프로세서 간의 인터페이스를 설계하였고, 이를 사용하기 위한 응용 프로그램 인터페이스도 구현하였다. 응용 프로그램에서 응용프로그램 인터페이스를 사용하여 정규표현식 프로세서를 이용한 패턴 매칭을 수행하여 호스트 인터페이스의 동작을 확인하였다. Many hardware-based regular expression matching architectures have been proposed for high-performance matching. In particular, regular expression processors, which perform pattern matching by treating the regular expressions as the instruction sequence like general purpose processors, have been proposed. After instruction sequence and data are provided in the instruction memory and data memory, respectively, a regular expression processor can perform pattern matching. To use a regular expression processor as a coprocessor, we need the host interface to transfer the instruction and data into the memory of a regular expression processor. In this paper, we design and implement the host interface between a host and a regular expression processor in the DE1-SoC board and the application program interface. We verify the operations of the host interface and a regular expression processor by executing the application programs which perform pattern matching using the application program interface.

효율적인 반복 연산을 지원하는 정규표현식 매칭 프로세서

안범기(BeomKi Ahn),이규희(KyuHee Lee),윤상균(SangKyun Yun) 한국정보과학회 2013 정보과학회 컴퓨팅의 실제 논문지 Vol.19 No.11

정규표현식 패턴 매칭은 침입탐지 시스템 등의 응용 프로그램에 널리 사용되며 고성능 처리가 필요한 경우에 하드웨어 기반 매칭이 사용된다. 패턴이 갱신될 때에 재합성을 해야 하는 완전 하드웨어 기반 방식의 문제점을 해결하기 위해서 ReCPU라고 하는 정규표현식 매칭 프로세서가 제안되었다. 그러나 ReCPU는 정규표현식의 반복 연산을 다소 비효율적으로 처리한다. 본 논문에서는 ReCPU의 비효율적 반복처리를 개선하기 위해 새로운 명령어 집합을 제시하여 효율적으로 반복연산을 수행하는 정규표현식 매칭 프로세서 REMP를 제안한다. REMP는 특히 짧은 서브패턴의 반복 처리에 ReCPU보다 실행명령어 수가 1/2로 감소하여 매우 효율적이다. REMP는 Verilog로 설계하고 Altera FPGA로 합성하여 동작을 검증하였다. Regular expression pattern matching is widely used in applications such as intrusion detection systems. Hardware based matching is used for high speed regular expression processing. A regular expression matching processor called ReCPU has been proposed to solve the problem that full hardware solutions require re-synthesis of hardware whenever the patterns are updated. However, ReCPU has some problems including inefficient repetition processing In this paper, we propose an instruction set supporting efficient repetition and the architecture of the regular expression matching processor (REMP) to implement it. The REMP is very effective in processing repetitions of short patterns because the required number of instructions is half of that of ReCPU. The REMP is described using Verilog and synthesized on Altera FPGA.

MCS 레벨에 따른 적응 선형 수신기

이규희(Lee, Kyuhee),김재권(Kim, Jaekwon),윤상균(Yun, Sangkyun) 한국정보전자통신기술학회 2009 한국정보전자통신기술학회논문지 Vol.2 No.1

본 논문은 다중 안테나를 사용하는 통신시스템의 수신부에서 사용하는 복잡도가 낮은 신호검출기법을 제안한. 선형검출기법에는 Zero-Forcing (ZF)기법과 minimum mean squared error (MMSE) 기법이 있고, ZF기법은 MMSE 기법에 비해 하드웨어 구현관점에서 더 간단하나 성능이 열등한 것으로 알려져 있다. 일반적으로 통신시스템에서는 채널상황에 따라 modulation coding scheme (MCS)을 적응으로 바꾸어 사용한다. 본 논문에서는 사용되는 MCS 레벨에 따라 ZF기법과 MMSE기법 중 더 적합한 방식을 선택할 필요가 있음을 보인다. 또한 하드웨어 구현을 통해 적응 선형수신기의 복잡도가 기존의 MMSE 기법의 복잡도와 유사함을 보인다. In this paper, a novel low complexity linear receiver is proposed that is used at the receiver of MIMO systems. Zero-forcing (ZF) and minimum mean squared error (MMSE) receivers are common linear receivers. ZF receiver is simpler than MMSE receiver from the hardware implementation perspective, howerver, MMSE shows better performance than ZF. In general, MCS level changes according to channel condition. This paper shows the benefit of choosing between MMSE and ZF according to the selected MCS level. We implement the MCS-adaptive linear receiver as hardware, and show that its complexity is comparable to the conventional MMSE receiver.

단위 테스팅 자동화를 위한 관리 도구들 간의 연동 프로그램 설계

송종휘(Jonghwi Song),유수연(Sooyeun Yoo),장용주(Yongju Jang),김문호(Munho Kim),윤상균(SangKyun Yun) 한국정보과학회 2021 정보과학회 컴퓨팅의 실제 논문지 Vol.27 No.8

단위 테스팅은 소프트웨어의 품질과 안정성에 큰 기여를 함에도 불구하고 수작업으로 수행되는 경우가 많다. 일감 관리 도구인 Redmine과 지속 통합 도구 프로그램인 Jenkins는 서버에 설치되어 이용되고 있으므로 구성 및 변경이 어렵다. 본 논문에서는 소프트웨어 프로젝트의 품질을 높이고 테스트의 편의성을 향상시키며, 수동으로 수행하는 테스팅의 불편함을 해소하고자 Python 기반의 단위 테스팅을 자동화하는 클라이언트 프로그램을 Selenium과 REST API를 사용하여 각각 설계하고 구현하였다. 이를 통하여 소프트웨어의 결과물과 개발 프로젝트의 프로세스 및 완성된 프로그램의 품질 향상 및 편의성 증대가 기대된다. Unit testing is often done manually despite its significant contribution to the quality and stability of the software. Redmine, a work management tool, and Jenkins, a continous integration tool program, are installed and used on servers, making configuration and changes difficult. In this paper, we designed and implemented client programs that automate Python-based unit testing through Selenium and REST API to improve the quality of software projects, improve the ease of testing, and eliminate the inconvenience of manual testing. This is expected to improve the quality and convenience of software product, processes for development projects, and finished programs.

데이터 비식별화의 편의성 향상을 위한 ARX 웹 서비스 개발

송종휘(Jonghwi Song),양준열(Junryul Yang),유수연(Sooyeun Yoo),차재빈(Jaebin Cha),윤상균(Sangkyun Yun) 한국정보과학회 2022 한국정보과학회 학술발표논문집 Vol.2022 No.06