근위 족저 근막염의 비수술적 치료 결과 : 족저 근막 두께에 따른 비교 분석

윤광섭,정홍근,배의정,김태훈,Yoon, Kwang-Sup,Jung, Hong-Geun,Bae, Eui-Jung,Kim, Tae-Hoon 대한족부족관절학회 2008 대한족부족관절학회지 Vol.12 No.2

Purpose: To evaluate the clinical outcome of proximal plantar fasciitis after nonoperative treatment, and also to find the correlation of the heel pain with the plantar fascia thickness measured by ultrasonography. Materials and Methods: The study is based on 41 patients, 46 feet of the proximal plantar fasciitis that were treated conservatively with at least 12 months follow-up. All were treated with heel pad, Achilles and plantar fascia stretching and pain medications for at least 3 months. Heel ultrasonography was performed at the beginning of the treatment to measure the plantar fascia (PF) thickness and the echogenicity. PF thickness over 4 mm and less were grouped in to group A and B respectively to compare the clinical outcome. Results: Average thickness of the PF at the calcaneal attach was 5.2 mm. Symptom duration before the treatment was average 13.2 month; group A being 14.6 months and group B being 9.0 months with no significant difference (p=0.09). As functional evaluation, Roles-Maudsley score improved from 3.4 initially to 2.3 at final follow-up, while morning heel pain also improved from average VAS pain score of 7.2 to 4.0. However Maudsley and VAS score both didn't show statistical difference between the 2 groups (p>0.05). Conclusion: Plantar fasciitis improved substantially with the nonoperative treatments. However, the 2 groups, divided according to 4 mm thickness by ultrasonography, didn't show significant difference in either symptom duration or in the clinical outcomes.

무지 지간 외반증의 방사선학적 기여 인자에 대한 분석

윤광섭,정홍근,이석하,김태훈,김철기,Yoon, Kwang-Sup,Jung, Hong-Geun,Lee, Suk-Ha,Kim, Tae-Hoon,Kim, Cheol-Ki 대한족부족관절학회 2007 대한족부족관절학회지 Vol.11 No.2

Purpose: To statistically evaluate the contributing role of the 3 radiographic factors (Obliquity, Asymmetry, Joint deviation) of the hallux valgus interphalangeus with comparison to the normal control group. Materials and Methods: The study is based on the standing foot AP radiographs of the 77 feet (56 patients) of the hallux valgus interphalangeus out of 119 feet of randomly sampled patients of the age range 20 to 60. Fractures or other foot disorders have been excluded. Obliquity, asymmetry and joint deviation factors formed by proximal and distal phalanges of hallux are measured by one observer and evaluated the statistical significance of the contribution of the 3 factors to the hallux interphalangeal angle (HIA). Results: The average age of the patients were 36.0 years old and average HIA was $14.5^{\circ}{\pm}2.8^{\circ}$. Obliquity was measured $4.8^{\circ}{\pm}2.90^{\circ}$, asymmetry $8.2^{\circ}{\pm}3.28^{\circ}$ and joint deviation $2.0^{\circ}{\pm}1.85^{\circ}$. All 3 factors showed the statistical significance as the contributing factors to the HIA and among them, the asymmetry played the biggest role (p<0.05). Conclusion: Hallux interphalangeal angle is formed by 3 radiographic factors (Obliquity, Asymmetry, Joint deviation), and among them the asymmetry factor plays the biggest role.

고해상도 듀티비 제어가 가능한 디지털 제어 방식의 CMOS 전압 모드 DC-DC 벅 변환기 설계

윤광섭(KwangSub Yoon),이종환(Jonghwan Lee) 한국전기전자학회 2020 전기전자학회논문지 Vol.24 No.4

본 논문은 공정, 전압 및 온도에 둔감하며, 출력전압 상태에 따라 3가지 동작모드가 가능한 디지털 제어 벅 변환기를 제안한다. 기존 디지털 제어 방식의 벅 변환기는 A/D 변환기, 카운터 및 딜레이 라인 회로를 사용하여서 정확한 출력 전압을 제어하였다. 정확한 출력 전압 제어를 위해서는 카운터 및 딜레이 라인 비트 수를 증가시켜서 회로 복잡성 증가 문제점을 지니고 있다. 이러한 회로의 복잡성 문제를 해결하기 위해서 제안된 회로에서는 8비트 및 16 비트 양 방향 쉬프트 레지스터를 사용하고 최대 128비트 해상도까지 듀티비 제어가 가능한 벅 변환기를 제안한다. 제안하는 벅 변환기는 CMOS 180 나노 공정 1-poly 6-metal을 사용하여 설계 및 제작하였으며, 2.7V~3.6V의 입력 전압과 0.9~1.8V의 출력 전압을 생성하고, 리플전압은 30mV, 전력 효율은 최대 92.3%, 과도기 응답속도는 4us이다. This paper proposes a digitally controlled buck converter insensitive to process, voltage and temperature and capable of three modes of operation depending on the state of the output voltage. Conventional digital-controlled buck converters utilized A/D converters, counters and delay line circuits for accurate output voltage control, resulting in increasing the number of counter and delay line bits. This problem can be resolved by employing the 8-bit and 16-bit bidirectional shift registers, and this design technique leads a buck converter to be able to control duty ratio up to 128-bit resolution. The proposed buck converter was designed and fabricated with a CMOS 180 nano-meter 1-poly 6-metal process, generating an output voltage of 0.9 to 1.8V with the input voltage range of 2.7V to 3.6V, a ripple voltage of 30mV, and a power efficiency of up to 92.3%. The transient response speed of the proposed circuit was measured to be 4us.

A Parallel Algorithm for Circuit Extraction

尹廣燮(Kwang-Sub Yoon),李弼奎(PhIll-Kyu Rhee) 대한전기학회 1995 전기학회논문지 Vol.44 No.10

사과의 삼투건조시 유리당과 유기산의 변화

윤광섭(Kwang-Sup Yoon),이준호(Jun-Ho Lee),최용희(Yong-Hee Choi) 한국식품과학회 1996 한국식품과학회지 Vol.28 No.6

저 전력 10비트 플래시-SAR A/D 변환기 설계

이기윤(Gi-Yoon Lee),김정흠(Jeong-Heum Kim),윤광섭(Kwang-Sub Yoon) 한국통신학회 2015 韓國通信學會論文誌 Vol.40 No.4

저전력 10비트 100MS/S CMOS A/D 변환기 설계

윤병규(Byung Kyu Yoon),박공순(Kong Soon Park),이학규(Hak Kyu Lee),윤광섭(Kwang Sub Yoon) 대한전자공학회 2003 대한전자공학회 학술대회 Vol.2003 No.11

서미스터를 이용하여 출력 전압 리플을 향상시킨 히스테리틱 벅 변환기

이동훈,윤광섭,Lee, Dong-Hun,Yoon, Kwang-Sub 한국전기전자학회 2014 전기전자학회논문지 Vol.18 No.1

본 논문에서는 출력 리플 전압을 온도에 따라 개선시킬 수 있는 서미스터를 이용한 히스테리틱 벅 변환기를 제안한다. 회로가 민감 할 수 있는 높은 온도에서는 두 비교 전압을 비교적 크게 결정하지만, 회로가 안정적으로 동작 할 수 있는 온도에서는 두 비교 전압을 작게 결정하여, 출력 리플 전압을 최소화 시킨다. 모의실험결과는 출력 리플 전압을 30mV이상 감소시켰으며, 로드 레귤레이션은 0.011mV/mA 이다. 제안하는 회로는 빠른 응답과 저 전력이 요구되는 디지털 회로를 구동하는 전원 관리 회로로서 활용되기 적합하다. This paper suggest hysteretic buck converter using thermistor that can improve output ripple voltage according to temperature to improve. In case of high temperature where circuit is sensitive, it decides two comparable voltages high. And, in case of non-high temperature where circuit is stable, it decides two comparable voltages low, then it minimizes output ripple voltage. simulation result what is included in this paper describe that output ripple voltage is reduced more than 30mV by using suggested converter, and load regulation was 0.011mV/mA. Suggested circuit is suitable to power managing circuit that operate digital circuit requiring fast response and low power.

12비트 CMOS 전류 셀 매트릭스 D/A 변환기 설계

류기홍,윤광섭,Ryu, Ki-Hong,Yoon, Kwang-Sub 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.8

This paper describes a 12bit CMOS current cell matrix D/A converter which shows a conversion rate of 65MHz and a power supply of 3.3V. Designed D/A converter utilizes current cell matrix structure with good monotonicity characteristic and fast settling time, and it is implemented by using the tree structure bias circuit, the symmetrical routing method with ground line and the cascode current switch to reduce the errors of the conventional D/A converter caused by a threshold voltage mismatch of current cells and a voltage drop of the ground line. The designed D/A converter was implemented with a $0.6{\mu}m$ CMOS n-well technology. The measured data shows a settling time of 20ns, a conversion rate of 50 MHz and a power dissipation of 35.6mW with a single power supply of 3.3V. The experimental SNR, DNL, and INL of the D/A converter is measured to be 55dB, ${\pm}0.5LSB$, and ${\pm}2LSB$, respectively. 본 논문에서는 12비트의 해상도와 65MHz의 변환속도를 가지면서 단일 3.3V의 공급전압으로 동작하는 전류 셀 매트릭스 구조의 CMOS D/A 변환기를 제안하였다. 설계된 CMOS D/A 변환기는 우수한 단조증가성과 빠른 정착시간을 가지는 전류 셀 매트릭스 구조의 장점을 이용하면서 기존의 D/A 변환기의 전류셀 간의 문턱전압의 부정합과 접지선의 전압 강하에 의한 오차를 감소시키기 위해 트리 구조 바이어스 회로, 대칭적 접지선 연결, 캐스코드 전류 스위치를 사용하여 구현되었다. 설계된 전류 셀 매트릭스 12비트 D/A 변환기를 $0.6{\mu}m$ CMOS n-well 공정을 이용하여 제작하였다. 제작된 DAC칩을 +3.3V 단일 공급전원을 이용하여 측정한 결과, 정착시간이 20nsec로써 50MHz의 변환속도와 35.6mW의 전력소모를 나타내었다. 또한 측정된 SNR, DNL은 각각 55 dB, ${\pm}0.5LSB$,${\pm}2LSB$를 나타내었다.

전류모드 CMOS에 의한 다치 연산기 구현에 관한 연구

성현경,윤광섭,Seong, Hyeon-Kyeong,Yoon, Kwang-Sub 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.8

본 논문에서는 $GF(p^m)$상에서 두 다항식의 가산 및 승산 알고리즘을 제시하였고, 가산 및 승산 알고리즘을 수행하는 전류 모드 CMOS에 의한 $GF(4^3)$상의 직렬 입력-병렬 출력 모듈 구조의 4치 연산기를 구현하였다. 제시된 전류 모드 CMOS 4치 연산기는 가산/승산 선택 회로, mod(4) 승산 연산 회로, mod(4) 가산 연산 회로를 2개 연결하여 구성한 MOD 연산회로, mod(4) 승산 연산 회로와 동일하게 동작하는 원시 기약 다항식 연산 회로에 의해 구현하였으며, PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시된 회로들의 시뮬레이션은 $2{\mu}m$ CMOS 기술을 이용하고, 단위 전류를 $15{\mu}A$로 하였으며, VDD 전압은 3.3V을 사용하였다. 본 논문에서 제시한 전류 모드 CMOS의 4치 연산기는 회선 경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며, 특히 차수 m이 증가하는 유한체상의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합할 것으로 생각된다. In this paper, the addition and the multiplicative algorithm of two polynomials over finite field $GF(p^m)$ are presented. The 4-valued arithmetic processor of the serial input-parallel output modular structure on $GF(4^3)$ to be performed the presented algorithm is implemented by current mode CMOS. This 4-valued arithmetic processor using current mode CMOS is implemented one addition/multiplication selection circuit and three operation circuits; mod(4) multiplicative operation circuit, MOD operation circuit made by two mod(4) addition operation circuits, and primitive irreducible polynomial operation circuit to be performing same operation as mod(4) multiplicative operation circuit. These operation circuits are simulated under $2{\mu}m$ CMOS standard technology, $15{\mu}A$ unit current, and 3.3V VDD voltage using PSpice. The simulation results have shown the satisfying current characteristics. The presented 4-valued arithmetic processor using current mode CMOS is simple and regular for wire routing and possesses the property of modularity. Also, it is expansible for the addition and the multiplication of two polynomials on finite field increasing the degree m and suitable for VLSI implementation.