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- 저자 : 오정섭(Jungsub Oh) (검색결과 6 건)
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TSV 기반 3D IC Pre/Post Bond 테스트를 위한 IEEE 1500 래퍼 설계기술
오정섭,정지훈,박성주,Oh, Jungsub,Jung, Jihun,Park, Sungju 대한전자공학회 2013 전자공학회논문지 Vol.50 No.9
TSV based 3D ICs have been widely developed with new problems at die and IC levels. It is imperative to test at post-bond as well as pre-bond to achieve high reliability and yield. This paper introduces a new testable design technique which not only test microscopic defects at TSV input/output contact at a die but also test interconnect defects at a stacked IC. IEEE 1500 wrapper cells are augmented and through at-speed tests for pre-bond die and post-bond IC, known-good-die and defect free 3D IC can be massively manufactured+. 칩 적층기술의 발달로 TSV(Through Silicon Via) 기반 3D IC가 개발되었다. 3D IC의 높은 신뢰성과 수율을 얻기 위해서는 pre-bond 와 post-bond 수준에서 다양한 TSV 테스트가 필수적이다. 본 논문에서는 pre-bond 다이의 TSV 연결부에서 발생하는 미세한 고장과 post-bond 적층된 3D IC의 TSV 연결선에서 발생하는 다양한 고장을 테스트할 수 있는 설계기술을 소개한다. IEEE 1500 표준 기반의 래퍼셀을 보완하여 TSV 기반 3D IC pre-bond 및 post-bond의 at speed test를 통하여 known-good-die와 무결점의 3D IC를 제작하고자 한다.
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TSV 기반 3D IC Pre / Post Bond 테스트를 위한 IEEE 1500 래퍼 설계기술
오정섭(Jungsub Oh),정지훈(Jihun Jung),박성주(Sungju Park) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.1
칩 적층기술의 발달로 TSV(Through Silicon Via) 기반 3D IC가 개발되었다. 3D IC의 높은 신뢰성과 수율을 얻기 위해서는 pre-bond 와 post-bond 수준에서 다양한 TSV 테스트가 필수적이다. 본 논문에서는 pre-bond 다이의 TSV 연결부에서 발생하는 미세한 고장과 post-bond 적층된 3D IC의 TSV 연결선에서 발생하는 다양한 고장을 테스트할 수 있는 설계기술을 소개한다. IEEE 1500 표준 기반의 래퍼셀을 보완하여 TSV 기반 3D IC pre-bond 및 post-bond의 at speed test를 통하여 known-good-die와 무결점의 3D IC를 제작하고자 한다. TSV based 3D ICs have been widely developed with new problems at die and IC levels. It is imperative to test at post-bond as well as pre-bond to achieve high reliability and yield. This paper introduces a new testable design technique which not only test microscopic defects at TSV input/output contact at a die but also test interconnect defects at a stacked IC. IEEE 1500 wrapper cells are augmented and through at-speed tests for pre-bond die and post-bond IC, known-good-die and defect free 3D IC can be massively manufactured+.
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항공기용 엔진제어기 개발을 통한 DO-178C/254 인증에 관한 연구
조영호(Youngho CHO),오정섭(Jungsub Oh),최원석(Wonseok CHOI),김중회(Junghoe KIM) 한국추진공학회 2021 한국추진공학회 학술대회논문집 Vol.2021 No.5
항공기용 전자장비의 안전성 문제가 대두되고, 이를 엄격하게 검증하기 위해서 소프트웨어는 DO-178 인증, 하드웨어는 DO-254 인증 절차에 따라 개발을 수행해야 한다. 본 논문은 항공기용 엔진제어기를 DO-178/254 인증 절차에 따라 개발하면서 연구한 내용에 대해 작성하였다. The safety issues of electronic equipment for aircraft have emerged, and in order to strictly verify this, development should be carried out in accordance with DO-178 certification for software and DO-254 certification for hardware. This paper was written about the research contents of developing the aircraft engine controller according to the DO-178/254 certification procedure.
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AMBA 기반 SoC의 병렬 코어 테스트를 위한 효과적인 테스트 설계 기술
송재훈(Jaehoon Song),오정섭(Jungsub Oh),박성주(Sungju Park) 大韓電子工學會 2011 電子工學會論文誌-SD (Semiconductor and devices) Vol.48 No.2
본 논문에서는 AMBA 기반 SoC의 코어 테스트 시간을 최소화 하는 것을 목표로 한다. 이를 위하여 테스트 대상 코어에 대해 병렬로 테스트를 수행하며 AMBA를 TAM으로 재사용 하는데 있어서 필요한 기술을 제안한다. 기능 테스트시의 AMBA버스 제어를 위해 설계 된 TIC를 구조적 테스트 시의 제어에 재활용 하여 병렬 테스트의 제어에 필요한 추가 로직을 최소화 하였으며, 기능적 테스트를 수행할 수 있을 뿐만 아니라 구조적 테스트 시 병렬 테스트를 수행 할 수 있어서 SoC의 신뢰성 확보와 테스트 시간 단축에 기여 할 수 있다. The goal of this paper is reducing the test time for AMBA-based SoC. To achieve this goal, the design technique that can test several cores concurrently by reusing AMBA as TAM is proposed. The additional control logic for structural parallel core test is minimized by reusing TIC which is originally used for functional test of AMBA. SoC reliability and test time reduction can be significantly achieved with the concurrent core test technique as well as functional test.
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Redundancy TSV 연결 테스트를 위한 래퍼셀 설계
김화영(Hwayoung Kim),오정섭(Jungsub Oh),박성주(Sungju Park) 大韓電子工學會 2011 電子工學會論文誌-SD (Semiconductor and devices) Vol.48 No.8
칩의 적층 기술이 적용된 TSV기반 3D IC로 진화함에 따라 새로운 문제점이 발생하게 되었다. Bonding 이후 다이간 TSV가 제대로 연결되었는지 테스트하지만 Redundnacy TSV에 대해서는 테스트하지 않는다. 그러나 더 높은 수율을 얻기 위해서는 redundancy TSV에 대한 연결 테스트를 수행해야 한다. redundancy TSV의 연결을 테스트하고 진단하여 고장 있는 TSV를 대체함으로써 더 높은 수율을 얻을 수 있다. 본 논문에서는 TSV기반 3D IC에서 다이간의 TSV 연결 테스트뿐 아니라 redundancy TSV 테스트를 위한 래퍼셀을 제안하고자 한다. 제안하는 래퍼셀은 하드웨어로 설계하였을 시 기존의 테스트패턴을 그대로 사용할 수 있고, 소프트웨어 설계 시에는 면적을 최소화할 수 있다. A new problem happens with the evolution of TSV based 3D IC design. The bonding process takes place which follows with the testing of design for proper connectivity in the absence of TSV redundancy. In order to achieve good yield, the design should be tested with redundancy TSV. This paper presents a wrapper cell design for redundancy TSV interconnect test. The design for test technique, in terms of hardware and software perspectives is described. The wrapper cell with hardware design can use original test patterns. However, software design has less area overhead.
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