2㎛ CMOS 5차 Elliptic OTA-C 필터 설계

申建淳(Gun-Soon Shin) 대한전기학회 1994 전기학회논문지 Vol.43 No.4

고속프로그램 알고리즘을 이용한 스마트 칩 설계

김태민,신건순,Kim, Tae-Min,Shin, Gun-Soon 한국정보통신학회 2007 한국정보통신학회논문지 Vol.11 No.8

현재 사용 중인 프린터의 토너에 부착된 토너 잔량 검출 회로는 PCB 회로기판을 사용함으로써 부피가 비교적 큰 상태이므로 보다 경량 소형화된 프린트에 사용하기에는 부적합하다. 본 연구에서는 이와같은 소형화된 회로를 one chip함으로써 경쟁력이 있는 제품을 개발한다. 2005년 이후 출시 된 프린터에 사용되는 토너에는 칩이 필수적으로 부착되어야 한다. 따라서 앞으로의 재생시장에서 사용될 칩의 수요는 점점 커질 것이다. 세계적인 레이저 프린터 메이커들이 프린터에서 사용되는 토너카트리지의 정보를 관리하여 고객 서비스를 한다는 취지로 프린터에 부착되는 칩으로 인해 재생토너의 생산이 불가능하다. 본 연구에서는 재생토너를 생산하기 위해 필수적으로 부착되는 칩을 개발한다. Bulk of toner residual quantity detection return trip conglutinated in toner of using printer current is comparative big state by using PCB substrate, therefore is incongruent to use in light weight print miniaturized more. Return trip this development miniaturizes such as this by doing one chip competitive product develop chip has to be conglutinated compulsorily in toner used to printer announced since 2005 years. Therefore, demand of chip to be used in forward revival market may be thriving. Production of revival toner is impossible by chip conglutinated to printer to meaning that manage information of toner cut ridge that universal laser printer makers are used in printer and do customer service. In this paper, we develops chip conglutinated compulsorily to produce revival toner.

고해상도를 위한 DAC 오차 보정법을 가진 10-비트 전류 출력형 디지털-아날로그 변환기 설계

송준계,신건순,Song, Jung-Gue,Shin, Gun-Soon 한국정보통신학회 2008 한국정보통신학회논문지 Vol.12 No.4

본 논문은 상위 7-비트와 하위3-비트의 binary-thermal decoding 방식과 segmented 전류원 구조로서 전력소모, 선형성 및 글리치 에너지 등 주요 사양을 고려하여, 3.3V 10비트 CMOS D/A 변환기를 제안한다. 동적 성능을 향상 시키기위해 출력단에 return-to-zero 회로를 사용하였고, segmented 전류원 구조와 최적화 된 binary-thermal decoding 방식으로 D/A 변환기가 가질 수 있는 장점은 디코딩 논리 회로의 복잡성을 단순화함으로 칩면적을 줄일 수 있다. 제안된 변환기는 $0.35{\mu}m$ CMOS n-well 표준공정을 이용한다. 설계된 회로의 상승/하강시간, 정착시간, 및 INL/DNL은 각각 1.90/2.0ns, 12.79ns, ${\pm}2.5/{\pm}0.7\;LSB$로 나타난다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 250mW의 전력소모가 측정된다. This paper describes a 3.3V 10 bit CMOS digital-to-analog converter with a divided architecture of a 7 MSB and a 3 LSB, which uses an optimal Thermal-to-Binary Decoding method with monotonicity, glitch energy. The output stage utilizes here implements a return-to-zero circuit to obtain the dynamic performance. Most of D/A converters in decoding circuit is complicated, occupies a large chip area. For these problems, this paper describes a D/A converter using an optimal Thermal-to-Binary Decoding method. the designed D/A converter using the CMOS n-well $0.35{\mu}m$ process0. The experimental data shows that the rise/fall time, settling time, and INL/DNL are 1.90ns/2.0ns, 12.79ns, and a less than ${\pm}2.5/{\pm}0.7\;LSB$, respectively. The power dissipation of the D/A converter with a single power supply of 3.3V is about 250mW.

$8\times8$ UV-PPA 검출기용 Readout IC의 설계 및 제작

김태민,신건순,Kim, Tae-Min,Shin, Gun-Soon 한국정보통신학회 2006 한국정보통신학회논문지 Vol.10 No.3

Readout 회로는 검출기에서 발생되는 신호를 영상신호처리에 적합한 신호로 변환시키는 회로를 말한다. 일반적으로 감지소자와의 임피던스 매칭, 증폭기능, 잡음제거 기능, 및 셀 선택 둥의 기능을 갖추어야하며, 저 전력, 저 잡음, 선형성, 단일성(uniformity),큰 동적 범위(dynamic range), 우수한 주파수 응답 특성 등의 조건을 만족하여야 한다. Focal Plane array (FPA)용 자외선 영상 장비 개발을 위한 기술 요소는 첫째, 자외선 검출기(detector) 재료 및 미세 가공 기술 둘째, detector에서 출력되는 전기신호를 처리하기 위한 ReadOut IC (ROIC) 설계기술 그리고, detector 와 ROIC를 하이브리드 본딩하기 위한 패키지 기술 등으로 구분할 수 있다. ROIC는 영상장비 지능화 및 다기능화를 가능하게 하며, 궁극적으로 고부가가치 상품화를 위한 핵심부품이다. 특히, 고해상도 영상 장비용 ROIC의 개발을 위해서는 검출기 특성, 신호의 동적 범위, readout rate, 잡음 특성, 셀 피치(cell pitch), 전력 소모 등의 설계사양을 만족하는 고집적, 저 전력 회로설계 기술이 필요하다. 본 연구에서는 칩 제작 기간 단축 및 비용의 절감을 위하여 $8\times8$ FPA용 prototype ROIC를 설계 및 제작한다. 제작된 $8\times8$ FPA용 ROIC의 단위블럭 및 전체기능을 테스트하며, ROIC 제어보드 및 영상보드를 제작하여 UART(Universal Asynchronous Receiver Transmitter) 통신으로 PC의 모니터에서 검출된 영상을 확인함으로써, ROIC의 동작을 완전히 검증할 수 있다. Readout circuit is to convert signal occurred in a defector into suitable signal for image signal processing. In general, it has to possess functions of impedance matching with perception element, amplification, noise reduction and cell selection. It also should satisfies conditions of low-power, low-noise, linearity, uniformity, dynamic range, excellent frequency-response characteristic, and so on. The technical issues in developing image processing equipment for focal plane way (FPA) can be categorized as follow: First, ultraviolet (UV) my detector material and fine processing technology. Second, ReadOut IC (ROIC) design technology to process electric signal from detector. Last, package technology for hybrid bonding between detector and ROIC. ROIC enables intelligence and multi-function of image equipment. It is a core component for high value added commercialization ultimately. Especially, in development of high-resolution image equipment ROIC, it is necessary that high-integrated and low-power circuit design technology satisfied with design specifications such as detector characteristic, signal dynamic range, readout rate, noise characteristic, ceil pitch, power consumption and so on. In this paper, we implemented a $8\times8$ FPA prototype ROIC for reduction of period and cost. We tested unit block and overall functions of designed $8\times8$ FPA ROIC. Also, we manufactured ROIC control and image boards, and then were able to verify operation of ROIC by confirming detected image from PC's monitor through UART(Universal Asynchronous Receiver Transmitter) communication.

ATM-PON의 상향에서 버스트 셀 동기장치의 FPGA 구현

김태민,정해,신건순,김진희,손수현,Kim, Tae-Min,Chung, Hae,Shin, Gun-Soon,Kim, Jin-Hee,Sohn, Soo-Hyeon 대한전자공학회 2001 電子工學會論文誌-TC (Telecommunications) Vol.38 No.12

APON(ATM Passive Optical Network)에서, 상향 트래픽의 전송은 OLT가 ONU에게 타임슬롯을 할당하여 셀을 보내게 하는 TDMA(Time Division Multiple Access) 방식을 근간으로 한다. 상향은 스트림 모드가 아니기 때문에, 셀 동기 장치는 버스트 모드로 동작해야 한다. 또한, 하나의 광섬유에 여러 대의 ONU가 보내는 셀들 사이에서 충돌을 방지하기 위하여 셀 위상 감시기가 필요하다. 본 논문에서는 G.983.1 기반의 APON에서 상향 셀 전송을 위해 사용될 수 있는 TDMA 버스트 셀 동기장치를 FPGA(Field Programmable Gate Array)로 구현한다. 이 동기장치는 상향 데이터 복구(data recovery) 기능과 위상 감시 (Phase Monitoring)라는 두가지 주된 기능이 있다. 전자는 상향 타임슬롯의 오버헤드에서 preamble을 찾고 비트 및 셀 위상을 시스템 클럭에 정렬함으로써, OLT에서 상향 데이터와 클럭을 복구하기 위한 것이다. 후자는 상향 셀 충돌을 방지하기 위하여 인접 셀 간의 위상편차를 지속적으로 감시함으로써, 각 ONU에게 등화지연(equalization delay)을 보정할 수 있도록 정보를 제공하기 위한 것이다. In the APON(ATM Passive Optical Network), the transmission of the upstream traffic is based on a TDMA(Time Division Multiple Access) method that an OLT(Optical Line Termination) permits ONUs(Optical Network Units) sending cells by allocating time slots. Because the upstream is not a streaming mode, the cell synchronizer has to be operated in the burst mode. Also, the cell phase monitor is required to prevent collisions between cells which are transmitted by multiple ONUs through a single optical fiber. In this paper, a TDMA burst cell synchroniser is implemented with the FPGA(Field Programmable Gate Array) being used in the APON based on G.983.1 for transmitting upstream cells. It has two main functions which are the upstream data recovery and the phase monitoring. The former is to recover the upstream data and clock in the OLT by seeking the preamble which is the overhead of the upstream time slot and by aligning the phase of the bit and cell with the system clock. The latter is to provide the information to the ONU to compensate for the equalization delay by monitoring continuously the phase difference between adjacent cells to avoid the cell collision on the upstream.

ATM-PON에서 MAC을 위한 승인분배 알고리즘의 FPGA 구현

김태민,정해,신건순,김진희,Kim, Tae-Min,Chung, Hae,Shin, Gun-Soon,Kim, Jin-Hee 대한전자공학회 2001 電子工學會論文誌-TC (Telecommunications) Vol.38 No.10

ATM-PON(Passive Optical Network)에서 OLT(Optical Line Termination)가 ONU(Optical Network Unit)에게 동적으로 대역폭을 할당하기 위하여 MAC(Medium Access Control) 프로토콜이 필요하다. 이를 통하여 OLT는 ONU의 정보를 수집하고 각 ONU에게 효율적으로 승인을 제공한다. MAC 프로토콜의 두 가지 중요한 기능은 승인 요청 절차와 승인 분배 알고리즘이다. 후자는 TC(Transmission Convergence) 기능모듈에서 연산 량이 가장 많은 부분이며, 칩 면적에서 비교적 큰 부분을 차지하고, 전체 동작 속도를 제한하는 요소가 되기도 하며, 각 트래픽에 대한 서비스 품질을 보장할 수 있도록 설계되어야 한다. 본 논문에서는 MAC을 FPGA를 이용하여 구현하며, 이것은 활동중인 ONU의 수와 큐 길이 정보에 따라 동적으로 대역폭을 할당하며, 각 ONU의 셀 지연변이를 최소화하기 위하여 승인을 등 간격으로 배분한다. 동적인 대역할당을 위하여 MAC 스케쥴러의 구조는 프로그램 가능한 look-up 테이블을 가지고 있다. 또한 이 구조는 단순하면서도 적은 칩 면적과 적은 지연시간을 가지고 있다. The MAC (Medium Access Control) protocol is needed for the OLT(Optical Line Termination) to allocate bandwidth to ONUs(Optical Network Units) and ONTs(Optical Network Terminations) dynamically in the ATM PON(Passive Optical Network). With the protocol, the OLT gathers ONUs' informations and provides grants efficiently to each ONU. Two important functions of the MAC protocol is the grant request procedure and the grant distribution algrithm. The latter has the greatest arithmetic portion in the TC(Transmission Convergence) module, occupies a relatively large portion of the overall chip area, has often been the limiting factor in terms of speed, and should be designed to guarantee the quality of service for various traffics. In this paper, we implement the MAC with the FPGA which can allocate grants dynamically according to the queue length information and the number of active ONUs and distribute grants uniformly to minimize the cell delay variation for each ONU. The structure of the MAC scheduler for the dynamic bandwidth assignment has a programmable look-up table. Also, it has a simple structure, the less chip area, and the lower delay time.

칩 외부의 아날로그 저역통과 필터를 집적시키기 위한 디지털 오디오용 보간 필터 설계

신윤태,이정웅,신건순,Shin, Yun-Tae,Lee, Jung-Woong,Shin, Gun-Soon 한국전기전자학회 1999 전기전자학회논문지 Vol.3 No.1

본 논문은 기존의 오디오 DAC 칩 외부의 아날로그 저역통과 필터를 하나의 칩에 집적하기 위하여 디지털 보간 필터의 구조를 FIR와 IIR 필터를 혼합한 구조를 제시하였다. 제시된 디지털 보간 필터를 이용한 ${\Delta}{\Sigma}$ 변조기 출력은 통과대역 내 (>$0.41{\times}fs$) 진폭은 ${\pm}0.001dB,\;0.41{\times}fs$에서 감쇠는 -0.0025[dB], 저지대역 이상(>$0.59{\times}fs$)에서 감쇠는 -75dB였고, 통과대역 내에서 군지연이 30.07/fs[s]이고, 군지연 오차가 0.1672%였다. 또한 저지대역 65[kHz]에서 감쇠가 약 -20[dB] 향상되어 이로 인해 기존의 디지털 보간 필터 구조에 비해 아날로그 저역통과 필터의 RC 적을 감소시킬 수 있음을 알 수 있었다. This paper has been proposed a structure composed of FIRs and IIR filters as digital interpolation filter to integrate the off-chip analog low-pass filter of audio DAC. The passband ripple (>$0.41{\times}fs$), passband attenuation(>at$0.41{\times}fs$) and stopband attenuation(<$0.59{\times}fs$) of the ${\Delta}{\Sigma}$ modulator output using the proposed digital interpolation filter had ${\pm}0.001[dB]$, -0.0025[dB] and -75[dB], respectively. Also the inband group delay was 30.07/fs[s] and the error of group delay was 0.1672%. Also, the attenuation of stopband has been increased -20[dB] approximately at 65[kHz], out-of-band. Therefore the RC products of analog low-pass filter on chip have been decreased compared with the conventional digital interpolation filter structure.

PC의 랜카드와 스위칭 허브를 활용한 다접점 I/O 모듈 개발

김태민,전윤한,신건순,Kim, Tae-Min,Jeon, Yoon-Han,Shin, Gun-Soon 한국정보통신학회 2008 한국정보통신학회논문지 Vol.12 No.11

System such as FA and breakup TC is applied by real time and need to manage. This paper studies data processing skill that can divide TC and data of much quantity with collection by real time. Modularize to several system, and use of computer communication network that interlink computers that can achieve control function of each systems to network is spreading. Develop that can take advantage of Ideonet communication method and transmit signal of channel because do multiplex all. Do data that have semi-conductor equipment or many input of LCD equipment and output node multiplex, and several units real time Ideonet communication that control is available use that all input of point of contact and output module develop. 공장자동화와 공정의 분산제어 등과 같이 대 형 의 복잡한 시스템들을 실시간으로 운용 및 관리하는데 있어서 선결해야 하는 가장 중요한 과제중의 하나는 막대한 양의 제어 및 계측 관련 데이터들을 적시에 수집하여 가공한 후 이를 적시 적소에 분배해 줄 수 있는 데이터 처리 기술을 구축하는 것이다. 이러한 문제를 해결하기 위한 방안으로 최근에와서 대형의 복잡한 시스템을 여러개의 분산된 부 시스템으로 모듈화하고, 각각의 부 시스템들의 제어기능을 수행하는 컴퓨터들을 네트워크로 연결하는 컴퓨터 통신망의 사용이 확산되고 있다. 이더넷 통신 방식을 이용하여 다채널의 신호를 다중화하여 전송할 수 있는 다중화 기술을 응용 개발한다. 반도체, LCD 장비 내의 많은 I/O 접점을 갖는 선로들을 다중화 하여 여러 장치들을 실시간 제어 가능한 이더넷 통신을 이용한 다접점의 I/O 모듈을 개발한다.

10-비트 전류출력형 디지털-아날로그 변환기의 설계

권기협,김태민,신건순,Gyoun Gi-Hyub,Kim Tae-Min,Shin Gun-Soon 한국정보통신학회 2005 한국정보통신학회논문지 Vol.9 No.5

본 논문은 상위 7비트와 하위 3비트의 segmented 전류원 구조로서 최적화 된 binary-thermal decoding 방식을 이용한 3.3v 10비트 CMOS D/A 변환기를 제안한다. segmeted 전류원 구조와 최적화 된 binary-thermal decoding 방식을 D/A 변환기가 지니므로 가질 수 있는 장점은 디코딩 논리회로의 복잡성을 단순화함으로 칩면적을 줄일 수 있다. 제안된 변환기는 0.35um CMOS n-well 표준공정을 이용하여 제작되었으며, 유효 칩면적은 $0.953mm^2$ 이다. 설계된 칩의 상승/하강시간, 정작시간 및 INL/DNL은 각각 1.92/2.1 ns, 12.71 ns, ${\pm}2.3/{\pm}0.58$ LSB로 나타났다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 224mW의 전력소모가 측정되었다. This paper describes a 3.3 V 10 bit CMOS digital-to-analog converter with a divided architecture of a 7 MSB and a 3 LSB, which uses an optimal Thermal-to-Binary Decoding method. Most of Dfh converters with hiか speed current drive are an architecture choosing current switch cell, column, row decoding method but this decoding circuit is complicated, occupies a large chip area. For these problems, this paper describes a D/A converter using an optimal Thermal-to-Binary Decoding method. The designed D/A converter with an active chip area of $0.953\;mm^2$ is fabricated by using a 0.35um process. The simulation data shows that the rise/fall time, settling time, and INL/DNL are 1.92/2.1 ns, 12.71 ns, and a less than ${\pm}2.3/{\pm}58$ LSB, respectively. The power dissipation of the D/A converter with a single power supply of 3.3 V is about 224 mW.

디지털 오디오용 보간 필터 설계

이정웅(Jung-Woong Lee),신건순(Gun-Soon Shin) 대한전자공학회 2000 대한전자공학회 학술대회 Vol.2000 No.11