http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
- 中文 을 입력하시려면 zhongwen을 입력하시고 space를누르시면됩니다.
- 北京 을 입력하시려면 beijing을 입력하시고 space를 누르시면 됩니다.
RISS 인기검색어
- 검색키워드
- 저자 : 송낙운(Nag-Un Song) (검색결과 9 건)
- 무료
- 기관 내 무료
- 유료
-
개선된 시뮬레이티드어닐링 기법에 의한 디지탈필터 설계의 고찰
송낙운,윤복식,Song, Nag-Un,Yun, Bok, Sik 한국정보처리학회 1995 정보처리논문지 Vol.2 No.1
본 연구에서는 스케쥴링과 하드웨어 할당에 관련된 상위단계합성에서 최적설계 방법론을 효과적으로 변형된 시뮬레이티드 어닐링 기법을 사용하여 정립한다. 또한 정립된 기법을 디지탈필터(DF : digital filter)의 설계에 적용하여 파이프라인 DF 의 경우 최적설계시에 속도와 하드웨어의 최적의 절충 문제와 어레이 DF에서의 해석 에 관련된 문제점을 검토한다. 이러한 적용사례를 통해 제안된 방법이 보다 빠른 시간 에 향상된 비용함수값을 줄 수 있음이 확인되고 복잡한 디지탈필터 설계에 이용될 수 있음이 입증된다. In this work, the optimized design methodology in high-level synthesis related with scheduling and hardware allocation is developed by simulated annealing technique effectively modified . Applying this method to digital filter design, the optimized tradeoff problem of speed and hardware costs in pipelined digital filter case and array digital filter case are investigated. While, it is confirmed that the suggested method gives the improved cost function value faster and can be used in complicated digital filter design.
-
CAD : 개선된 시뮬레이티드어닐링 기법에 의한 디지탈필터 설계의 고찰
송낙운(Song Nag Un),윤복식(Yun Bok Sik) 한국정보처리학회 1995 정보처리학회논문지 Vol.2 No.1
본 연구에서는 스케쥴링과 하드웨어 할당에 관련된 상위단계합성에서 최적설계방법론을 효과적으로 변형된 시뮬레이티드 어닐링 기법을 사용하여 정립한다. 또한 정립된 기법을 디지탈필터(DF : digital filter)의 설계에 적용하여 파이프라인 DF의 경우 최적설계서에 속도와 하드웨어의 최적의 절충 문제와 어레이 DF에서의 해석에 관련된 문제점을 검토한다. 이러한 적용사례를 통해 제안된 방법이 보다 빠른 시간에 향상된 비용함수값을 줄 수 있음이 확인되고 복잡한 디지탈필터 설계에 이용될 수 있음이 입증된다. In this work, the optimized design methodology in high-level synthesis related with scheduling and hardware allocation is developed by simulated annealing technique effectively modified. Applying this method to digital filter design, the optimized tradeoff problem of speed and hardware costs in pipelined digital filter case and array digital filter case are investigated. While, it is confirmed that the suggested method gives the improved cost function value faster and can be used in complicated digital filter design.
-
Berlekamp-Massey 알고리즘을 이용한 소형 Reed-Solomon 디코우더의 아키텍쳐 설계
전우형,송낙운,Chun, Woo-Hyung,Song, Nag-Un 한국정보처리학회 2000 정보처리논문지 Vol.7 No.1
In this paper, the efficient architecture of small Reed-solomon architecture is suggested. Here, 3-stage pipeline is adopted. In decoding, error-location polynomials are obtained by BMA using fast iteration method, and syndrome polynomials, where calculation complexity is required, are obtained by parallel calculation using ROM table, and the roots of error location polynomial are calculated by ROM table using Chein search algorithm. In the suggested decoder, it is confirmed that 3 symbol random errors can be corrected and 124Mbps decoding rate is obtained using 25 Mhz system clock. 본 논문에서는 소형 RS(Reed-Solomon) 디코우더의 효율적인 하드웨어 아키텍처를 제안하였다. 전체 아키텍쳐는 3단 파이프라인 구조를 택하였으며, 디코우딩 연산시, 에러위치다항식은 BMA(Berlekamp-Massey algortihm)에 의한 fast-iteration 방식으로 구하였으며, 계산의 복잡성이 요구도는 신드롬연산 부분은 ROM 테이블을 이용해서 병렬로 수행하고, 에러위치 다항식을 근을 구하는 부분은 Chein search 알고리즘을 응용한 방법을 ROM을 채택하여 계산하였다. 제안된 디코우더로 3심볼 랜덤에러정정을 수행하며, 시스템클록 25MHz를 사용하여 124Mbps의 디코우딩 데이터율을 가짐을 확인할 수 있었다.
-
강대관,김달수,김현철,송낙운,Kang, Dae-Gwan,Kim, Dal-Soo,Kim, Hyun-Chul,Song, Nag-Un 대한전자공학회 1990 전자공학회논문지 Vol. No.
본 논문에서는 LDD 소자의 최적화의 물리적 의미를 수치 씨뮬레이션을 통해 다루었으며 관련 실험을 통하여 최적화된 LDD 구조를 해석해 보았다. 첫째, 수치해석에 의하면 최적화 조건시에 드레인 n-영역에서의 전계는 고르며 낮은 분포를 보이고 있고, 전류는 이 영역에서 넓게 퍼져 흘렀다. 아울러 이때 최적점은 모든 공정 및 전기조건을 고려하여 총체적으로 최적화하여 얻어져야함이 발견되었다. 둘째, 실험에 의하면 최적 조건의 경우 기판전류와 드레인 전류비에 의해 n-영역의 최대전계는 극소화되었다. 이때 소자의 수명은 최대가 되었으며 n-영역의 저항은 channel 저항에서 $n^+$ 접합 저항으로 유연하게 변환이 되었다. In this paper, the physical meanings of LDD optimization are treated by numerical simulation and related experiments are attempted to analyzed the optimized LDD structure. Firstly, according to the numerical analysis, the electric field under the n-region near drain is low and uniformly distributed and the current flow is widely distributed in this region under the optimized conditions. It is also found that this optimized point should be achieved by globally optimizing all the process and electrical conditions. Secondly, the maximum electric field, which is obtained from the substrate current to the drain current ratio, is minimized under the optimized condition according to the experiment. Further, the device lifetime is maximized and the n-resistance is changed smoothly from the channel resistance to the $n^+$junction resistance.
-
Berlekamp-Massey 알고리즘을 이용한 소형 Reed-Solomon 디코우더의 아키텍쳐 설계
전우형(Woo Hyung Chun),송낙운(Nag Un Song) 한국정보처리학회 2000 정보처리학회논문지 Vol.7 No.1
In this paper, the efficient architecture of small Reed-solomon architecture is suggested. Here, 3-stage pipeline is adopted. In decoding, error-location polynomials are obtained by BMA using fast iteration method, and syndrome polynomials, where calculation complexity is required, are obtained by parallel calculation using ROM table, and the roots of error location polynomial are calculated by ROM table using Chein search algorithm. In the suggested decoder, it is confirmed that 3 symbol random errors can be corrected and 124Mbps decoding rate is obtained using 25 Mhz system clock.
-
영상해석용 직선 Hough Transform 연산기의 아키텍쳐 설계
박영준(Park Young June),송낙운(Song Nag Un) 한국정보처리학회 1997 정보처리학회논문지 Vol.4 No.10
In this paper, a hardware architecture to calculate straight-line Hough transform algorithm for image recognition is suggested. This processor consists of the filtering module for gradient calculation and the HT calculation module, and the angle information are stored in memory table. For the suggested architecture, firstly, algorithm simulation is executed using C language to confirm the operation and to decide the precision of calculation, and secondly, architecture simulation is executed using VHDL language for the total blocks. According to C & VHDL simulation results, it is confirmed that the calculated data value is similarly obtained and the calculation defference is decreased as image clarity and bits increase.
-
-
-
컴퓨터 구조 : 연구용 CAD 툴에 의한 소형 MPU 의 설계 및 파이프라인화의 고찰
이수정(Lee Soo Jung),박도순(Park Do Soon),송낙운(Song Nag Un) 한국정보처리학회 1994 정보처리학회논문지 Vol.1 No.4
본 논문에서는 연구용 VHDL 및 CAD 툴을 사용하여 톱다운 설계방식에 의하여 소형 마이크로프로세서(MPU;microprocessor unit)의 설계를 수행한다. 이를 위하여 기본 MPU와 이의 파이프라인화 구조를 제안한다. 설계목표와 명령어, 아키텍쳐가 결정되면, 이를 우선 C언어로 모의실험하여 동작을 확인하며, 다음 VHDL 모의실험의 경우, 주어진 입력에 대하여 내부 레지스터의 내용을 점검하여 동작을 확인한다. 다음에, 이를 연구용 CAD 툴에 의해 완전주문형(full-custom)/반주문형(semi-custom) 설계 방식에 의해 레이아웃을 수행하며 관련 모의실험을 수행한다. 이어 성능개선을 위하여 제안한 파이프라인 구조를 모의실험을 통하여 타당성을 확인하며 아울러 관련 문제점 및 향후 연구방향에 관해 논한다. 결론적으로, 본 논문을 통하여 MPU의 설계방법을 정립하였으며, 아울러 성능개선을 위한 아키텍쳐의 설계변화가 가능하였다. In this paper, design of small microprocessor unit is implemented using research purpose VHDL and CAD tools by top-down design method. For this, original basic MPU and its pipelining architectures are suggested. Once, design target, instruction sets, architecture are decided, the operation is confirmed by C language simulation, and then the operation is confirmed by checking internal register contents for given inputs in the case of VHDL simulation. Then, design layouts are made by full/semi-custom design methods by research CAD tools and related simulation is implemented. The feasibility of suggested pipelined structure for performance improvement is confirmed by simulation, and related problems and future research directions are discussed. In conclusion, the MPU design methodology is set up and design change of achitecture is possible by this paper.
연관 검색어 추천
이 검색어로 많이 본 자료
활용도 높은 자료
