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MBA기법을 이용한 유통 물류센터 재고배치의 효과를 위한 시뮬레이션 분석에 관한 연구
성길영,여성주,배재호,왕지남,박상철 대한산업공학회 2008 대한산업공학회 추계학술대회논문집 Vol.2008 No.11
유통업체에서 물류센터는 생산과 소비를 잇는 역할을 한다. 가장 큰 역할은 물류를 소매점 또는 소비자에게로 원활하게 분배하는 것이다. 이에 따라, 하위 스트림으로의 분배시간을 줄이기 위해서 다양한 연구가 수행되어 왔지만 몇 가지 한계점을 가지고 있다. 본 논문에서는 한계점의 해소를 위해서 하위스트림에서 재고를 요청할 시, 재고의 집하를 용이하게 하기위해 Market Basket Analysis (MBA)를 이용하여 재고를 배치하는 방법을 제안한다. 그리고 시뮬레이션을 통하여 제안하는 방법의 효과의 분석을 통해 제안하는 방법의 효과와 타당성을 보였다.
성길영,이수진,우종호 한국통신학회 2000 韓國通信學會論文誌 Vol.25 No.4
본 논문에서는 쿼드-트리 방식을 이용한 프랙탈 영상압축 알고리즘의 고속화를 위한 1-차원 VLSI 어레이를 제안한다. 먼저, 순차적 Fisher 알고리즘을 단일할당코드 알고리즘으로 변환하여 데이터의존 그래프를 구현하였다. 구해진 데이터의존 그래프를 최적의 방향으로 투영시켜 2-차원 어레이를 설계하고, 구해진 2-차원 어레이를 변형하여 1-차원 VLSI 어레이를 설계하였다. 설계한 1-차원 VLSI 어레이에서 치역블록 및 정의블록을 입력하는 핀과 처리요소의 내부 연산장치를 고유함으로써 입출력 핀의 수를 줄이고 처리요소의 구조를 간단하게 했다. 또한 각 블록크기에 대한 연산을 위한 처리요소를 재사용하여 처리요소의 이용률을 높였다. 512$\times$512 그레이-스케일 영상의 프랙탈 1-차원 VSLI 어레이의 동작은 컴퓨터 시뮬레이션을 통하여 검증하였다. In this paper, an one-dimensional VLSI array for high speed processing of fractal image compression algorithm based the quad-tree partitioning method is proposed. First of all, the single assignment code algorithm is derived from the sequential Fisher's algorithm, and then the data dependence graph(DG) is obtained. The two-dimension array is designed by projecting this DG along the optimal direction and the one-dimensional VLSI array is designed by transforming the obtained two-dimensional array. The number of Input/Output pins in the designed one-dimensional array can be reduced and the architecture of process elements(PEs) can he simplified by sharing the input pins of range and domain blocks and internal arithmetic units of PEs. Also, the utilization of PEs can be increased by reusing PEs for operations to the each block-size. For fractal image compression of 512X512gray-scale image, the proposed array can be processed fastly about 67 times more than sequential algorithm. The operations of the proposed one-dimensional VLSI array are verified by the computer simulation.
고속 프랙탈 영상압축을 위한 VLSI 어레이의 입력핀의 감소
성길영,전상현,이수진,우종호 한국통신학회 2001 韓國通信學會論文誌 Vol.26 No.12
본 논문에서는 프랙탈 영상압축에서 일차원 VLSI 어레이의 입력편의 수를 줄이기 위한 방법을 제안했다. 제안한 VLSI 어레이 구조에서는 쿼드-트리 분할방식을 사용하였으며 치역과 정의역의 데이터 입력핀을 공유함으로써 입력핀의 수를 50% 줄일 수 있었다. 또한 입력 데이터의 가중치가 낮은 하위의 몇 비트를 생략함으로써 데이터 입력핀의 수를 줄이고 처리요소의 내부 연산회로를 간단히 할 수 있었다. 이 방법의 성능을 검증하기 위하여 256x256 및 512$\times$512 Lena 영상을 사용하여 시뮬레이션을 수행했다. 그 결과, 원 입력 데이터의 최하위 2-비트를 제거하여도 신호대 잡음비가 약 32dB로 원 영상을 복원할 수 있었으며 치역과 정의역의 데이터 입력핀을 공유하는 VLSI 어레이에서 보다 입력핀을 추가로 25% 정도 줄일 수 있었다. In this paper, we proposed a method to reduce the number of input pins in one-dimensional VLSI array for fractal image compression. We use quad-tree partition scheme and can reduce the number of the input pins up to 50% by sharing the domain\`s and the range\`s data input pins in the proposed VLSI array architecture. Also, we can reduce the input pins and simplify the internal operation circuit of the processing elements by eliminating a few number of bits of the least significant bits of the input data. We simulated using the 256$\times$256 and 512$\times$512 Lena images to verify performance of the proposed method. As the result of simulation, we can decompress the original image with about 32dB(PSNR) in spite of elimination of the least significant 2-bit in the original input data, and additionally reduce the number of input pins up to 25% compared to VLSI array sharing input pins of range and domain.
성길영,박상철 한국경영과학회 2009 한국경영과학회 학술대회논문집 Vol.2009 No.5
과학기술의 발달로 미래 전에 대한 무기체계의 운용개념은 더욱 복잡하고 다양한 운용시나리오를 요구한다. 또한 효과적인 무기체계의 획득을 위해서 Modeling and Simulation 기술의 중요성이 부각되고 있다. 전쟁의 일부인 소규모 교전을 시뮬레이션 할 수 있는 S/W 도구들이 존재하지만, 이러한 도구들은 전투 모델을 체계적으로 설계하고 재사용하는데 한계가 있다. 본 논문은 이러한 어려움을 해소하기 위해서 DEVS 형식론을 이용하여 소규모 교전을 시뮬레이션 할 수 있는 모델링 방법론을 제안하고 간단한 예제를 들어 프레임워크를 설명한다.
고속 프랙탈 영상압축을 위한 최적의 파이프라인 주기를 갖는 VLSI 어레이 구조 설계
성길영,우종호 한국통신학회 2000 韓國通信學會論文誌 Vol.25 No.5
본 논문에서는 프랙탈 영상압축의 고속수행을 위한 최적의 파이프라인 주기를 갖는 일차원 VLSI 어레이를 설계했다. 고정분할 알고리즘을 변형하여 VLSI 어레이 설계에 적합하며 화질의 손상을 최소화하면서 압축율이 높은 알고리즘을 유도했다. 파이프라인의 각 세그먼트를 구성하는 PE의 연산시간을 가능한 균등하게 분포시켜 최적의 파이프라인의 주기를 얻었다. 이러한 결과로써 약 4배의 속도 향상을 얻을 수 있다. 정의역과 치역블럭의 입출력과 연산장치를 공유하여 입출력 핀의 수를 줄였다. In this paper, we designed one-dimensional VLSI array with optimal pipeline period for high speed processing fractal image compression. The algorithm is derived which is suitable for VLSI array from axed block partition algorithm. Also the algorithm satisfies high quality of image and high compression-ratio. The designed VLSI array has optimal pipeline relied because the required processing time of PEs is distributed as same as possible. As this result, we can improve the processing speed up to about 3 times. The number of input/output pins can be reduced by sharing the input/output and arithmetic unit of the domain blocks and the range blocks.
성길영,박상철 대한산업공학회 2009 대한산업공학회 춘계학술대회논문집 Vol.2009 No.5
과학기술의 발달로 미래 전에 대한 무기체계의 운용개념은 더욱 복잡하고 다양한 운용시나리오를 요구한다. 또한 효과적인 무기체계의 획득을 위해서 Modeling and Simulation 기술의 중요성이 부각되고 있다. 전쟁의 일부인 소규모 교전을 시뮬레이션 할 수 있는 S/W 도구들이 존재하지만, 이러한 도구들은 전투 모델을 체계적으로 설계하고 재사용하는데 한계가 있다. 본 논문은 이러한 어려움을 해소하기 위해서 DEVS 형식론을 이용하여 소규모 교전을 시뮬레이션 할 수 있는 모델링 방법론을 제안하고 간단한 예제를 들어 프레임워크를 설명한다.