CMOS 공정을 이용한 1㎓ 저잡음 증폭기

박성경(Sungkyung Park),김원찬(Wonchan Kim),송원철(Wonchul Song),유현규(Hyunkyu Yoo) 대한전자공학회 1996 대한전자공학회 학술대회 Vol.1996 No.11

낮은 복잡도의 Deeply Embedded 중앙처리장치 및 시스템온칩 구현

박성정(Park, Chester Sungchung),박성경(Park, Sungkyung) 한국산학기술학회 2016 한국산학기술학회논문지 Vol.17 No.3

중앙처리장치를 중심으로 하는 각종 내장형 시스템은 현재 각종 산업에 매우 광범위하게 쓰이고 있다. 특히 사물인터넷 등의 deeply embedded (심층 내장형) 시스템은 저비용, 소면적, 저전력, 빠른 시장 출시, 높은 코드 밀도 등을 요구한다.본 논문에서는 이러한 요구 조건을 만족시키는 중앙처리장치를 제안하고, 이를 중심으로 한 시스템온칩 플랫폼을 소개한다.제안하는 중앙처리장치는 16 비트라는 짧은 명령어로만 이루어진 확장형 명령어 집합 구조를 갖고 있어 코드 밀도를 높일 수 있다. 그리고, 다중사이클 아키텍처, 카운터 기반 제어 장치, 가산기 공유 등을 통하여 로직 게이트가 차지하는 면적을 줄였다. 이 코어를 중심으로, 코프로세서, 명령어 캐시, 버스, 내부 메모리, 외장 메모리, 온칩디버거 및 주변 입출력 장치들로 이루어진 시스템온칩 플랫폼을 개발하였다. 개발된 시스템온칩 플랫폼은 변형된 하버드 구조를 갖고 있어, 메모리 접근 시 필요한 클락 사이클 수를 감소시킬 수 있었다. 코어를 포함한 시스템온칩 플랫폼은 상위 언어 수준과 어셈블리어 수준에서 모의실험 및 검증하였고, FPGA 프로토타이핑과 통합형 로직 분석 및 보드 수준 검증을 완료하였다. 0.18μm 디지털 CMOS공정과 1.8V 공급 전압 하에서 ASIC 프론트-엔드 게이트 수준 로직 합성 결과, 50MHz 동작 주파수에서 중앙처리장치 코어의 논리 게이트 개수는 7700 수준이었다. 개발된 시스템온칩 플랫폼은 초소형 보드의 FPGA에 내장되어 사물인터넷 분야에 응용된다. This paper proposes a low-complexity central processing unit (CPU) that is suitable for deeply embedded systems, including Internet of things (IoT) applications. The core features a 16-bit instruction set architecture (ISA) that leads to high code density, as well as a multicycle architecture with a counter-based control unit and adder sharing that lead to a small hardware area. A co-processor, instruction cache, AMBA bus, internal SRAM, external memory, on-chip debugger (OCD), and peripheral I/Os are placed around the core to make a system-on-a-chip (SoC) platform. This platform is based on a modified Harvard architecture to facilitate memory access by reducing the number of access clock cycles. The SoC platform and CPU were simulated and verified at the C and the assembly levels, and FPGA prototyping with integrated logic analysis was carried out. The CPU was synthesized at the ASIC front-end gate netlist level using a 0.18μm digital CMOS technology with 1.8V supply, resulting in a gate count of merely 7700 at a 50MHz clock speed. The SoC platform was embedded in an FPGA on a miniature board and applied to deeply embedded IoT applications.

WLAN을 위한 고성능 매체 접속 제어 디지털 시스템의 설계

박성정(Chester Sungchung Park),박성경(Sungkyung Park) 한국정보통신학회 2024 한국정보통신학회논문지 Vol.28 No.3

주파수 판별기 구조 및 잡음 성능 분석

박성경,Park, Sungkyung 한국전기전자학회 2013 전기전자학회논문지 Vol.17 No.3

주파수 판별기는 주파수를 디지털 비트 신호로 변환해주는 회로로서 변조기, 동기화 회로 등에 쓰인다. 본 논문에서는 여러 종류의 일차, 이차 주파수 판별기의 구조를 모델링하고 양자화 잡음 성능을 분석하며, 새로운 구조의 델타-시그마 주파수 판별기 구조를 제안한다. 이론적 분석과 유도된 수식으로부터 출구 잡음을 구하고 모의실험으로 타당성을 검증하였다. 제안된 주파수 판별기는 전 디지털 회로로서 전 디지털 위상 잠금 루프의 궤환 경로에 적용될 수 있다. Frequency detector is a circuit that converts the frequency to a digital representation and finds its application in various fields such as modulator and synchronization circuitry. In this paper, a couple of first-order and second-order frequency discriminator structures are modeled and analyzed with their quantization noise sources. Also a delta-sigma frequency detector architecture is proposed. Through theoretical analysis and derived equations, the output noise is obtained, which is validated by simulation. The proposed all-digital frequency discriminator may be applied in the feedback path of the all-digital phase-locked loop.

Design Methodology of System-Level Simulators for Wideband CDMA Cellular Standards

박성경,Park, Sungkyung The Korea Society for Simulation 2013 한국시뮬레이션학회 논문지 Vol.22 No.1

이 논문에서는 EV-DO나 브로드캐스트 멀티캐스트 서비스와 같은 CDMA 셀룰러 표준을 목표로 하는 시스템 수준 시뮬레이터의 설계 방법론을 소개한다. 셀 레이아웃, 모바일 분포, 채널 모델링, 수신 전력 계산, 스케줄링, 패킷 에러 예측, 트래픽 생성 등의 절차를 따라 가면서, 시스템 수준 시뮬레이터의 기본 구조와 시뮬레이션 흐름을 기술하였다. 시뮬레이터를 모델링하기 위해, CDMA 시스템과 EV-DO 방송 시스템의 순방향 링크에서의 패킷 데이터 전송을 고려하였다. 셀룰러 표준을 위한 시스템 수준 시뮬레이터는 상위 수준 언어로 모델링 및 개발 되었고, 용량과 커버리지를 포함한 에어 접속부 성능 지표들을 계산 및 예측하는 데에 이용되었다. This tutorial paper presents the design methodology of system-level simulators targeted for code division multiple access (CDMA) cellular standards such as EV-DO (Evolution-Data Only) and broadcast multicast service (BCMCS). The basic structure and simulation flow of system-level simulators are delineated, following the procedure of cell layout, mobile drops, channel modeling, received power calculation, scheduling, packet error prediction, and traffic generation. Packet data transmissions on the forward link of CDMA systems and EV-DO BCMCS systems are considered for modeling simulators. System-level simulators for cellular standards are modeled and developed with high-level languages and utilized to evaluate and predict air interface performance metrics including capacity and coverage.

KTX 연계교통수단으로써 카셰어링 도입방안과 경제성 평가에 대한 연구

황기연,김관용,박성경,Hwang keeyeon,Kim Kwanyong,Park Sungkyung 도시정책학회 2013 도시부동산연구 Vol.4 No.2

With the collapse of communism in late 1990's, capitalistic economy has triggered a unprecedented economic boom across the world. On the other hand, some negative side effects, such as disparity in wealth, overproduction and overconsumption, had been exposed simultaneously. A series of historic events brought a new economic perspective to the world, called 'sharing economy', with carsharing standing at the forefront of this trend. In this research, it has been analyzed through BC analsysis if car sharing can compete against BRT as a useful transfer mode serving KTX Osong station, and the result finds that it is competitive enough to replace the BRT. In conclusion, it is strongly recommended that a study of establishing economic feasibility criteria for car sharing is required.

소면적 32-bit 2/3단 파이프라인 프로세서 설계

이광민(Kwang-Min Lee),박성경(Sungkyung Park) 대한전자공학회 2016 전자공학회논문지 Vol.53 No.4

각종 계량기, 웨어러블 디바이스 등의 사물에 통신기능을 내장하여 인터넷에 연결하는 사물인터넷 (Internet of Things or IoT) 기술의 발전과 함께, 이에 사용 가능한 소면적 임베디드 프로세서에 대한 수요가 증가하고 있다. 본 논문에서는 이러한 사물인터넷 분야에 사용 가능한 소면적 32-bit 파이프라인 프로세서인 Juno를 소개한다. Juno는 즉치 값 확장이 편리한 EISC (extendable instruction set computer) 구조이며, 파이프라인의 데이터 의존성을 줄이기 위해 2/3단 파이프라인 구조를 택하였다. PC (program counter) 레지스터와 두 개의 파이프라인 레지스터만을 컨트롤함으로써 전체 파이프라인을 컨트롤할 수 있는 간단한 구조의 소면적 파이프라인 컨트롤러를 갖는다. 무선 통신에 필요한 암호화 등의 연산을 수행하기 위한 32x32=64 곱셈 연산, 64/32=32 나눗셈 연산, 32x32+64=64 MAC 연산, 32*32=64 Galois 필드 곱셈 연산을 모두 지원하지만, 모든 연산기를 선택적으로 구현하여 필요에 따라서는 면적을 줄이기 위해 일부 연산기를 제외하고도 프로세서를 재합성할 수 있다. 이 경우 정수 코어의 gate count는 12k~22k 수준이고, 0.57 DMIPS/MHz와 1.024 Coremark/MHz의 성능을 보인다. With the enhancement of built-in communication capabilities in various meters and wearable devices, which implies Internet of things (IoT), the demand of small-area embedded processors has increased. In this paper, we introduce a small-area 32-bit pipelined processor, Juno, which is available in the field of IoT. Juno is an EISC (Extendable Instruction Set Computer) machine and has a 2/3-stage pipeline structure to reduce the data dependency of the pipeline. It has a simple pipeline controller which only controls the program counter (PC) and two pipeline registers. It offers 32x32=64 multiplication, 64/32=32 division, 32x32+64=64 MAC (multiply and accumulate) operations together with 32*32=64 Galois field multiplication operation for encryption processing in wireless communications. It provides selective inclusion of these algebraic logic blocks if necessary in order to reduce the area of the overall processor. In this case, the gate count of our integer core amounts to 12k~22k and has a performance of 0.57 DMIPS/MHz and 1.024 Coremark/MHz.

인공 신경망 가속기 온칩 메모리 크기에 따른 주메모리 접근 횟수 추정에 대한 연구

조석재(Seok-Jae Cho),박성경(Sungkyung Park),박성정(Chester Sungchung Park) 한국전기전자학회 2021 전기전자학회논문지 Vol.25 No.1

이미지 인식 및 패턴 감지를 위해 널리 사용되는 알고리즘 중 하나는 convolution neural network(CNN)이다. CNN에서 대부분의 연산량을 차지하는 convolution 연산을 효율적으로 처리하기 위해 외부 하드웨어 가속기를 사용하여 CNN 어플리케이션의 성능을 향상 시킬 수 있다. 이러한 하드웨어 가속기를 사용함에 있어서 CNN은 막대한 연산량을 처리하기 위해 오프칩 DRAM에서 가속기 내부의 메모리로 데이터를 갖고 와야 한다. 즉 오프칩 DRAM과 가속기 내부의 온칩 메모리 혹은 글로벌 버퍼 사이의 데이터 통신이 CNN 어플리케이션의 성능에 큰 영향을 끼친다. 본 논문에서는 CNN 가속기 내의 온칩 메모리 혹은 글로벌 버퍼의 크기에 따른 주메모리 혹은 DRAM으로의 접근 횟수를 추산할 수 있는 시뮬레이터를 개발하였다. CNN 아키텍처 중 하나인 AlexNet에서, CNN 가속기 내부의 글로벌 버퍼의 크기를 증가시키면서 시뮬레이션 했을 때, 글로벌 버퍼 크기가 100kB 이상인 경우가 100kB 미만인 경우보다 가속기 내부와 오프칩 DRAM 간의 접근 횟수가 0.8배 낮은 것을 확인 했다. One widely used algorithm for image recognition and pattern detection is the convolution neural network (CNN). To efficiently handle convolution operations, which account for the majority of computations in the CNN, we use hardware accelerators to improve the performance of CNN applications. In using these hardware accelerators, the CNN fetches data from the off-chip DRAM, as the massive computational volume of data makes it difficult to derive performance improvements only from memory inside the hardware accelerator. In other words, data communication between off-chip DRAM and memory inside the accelerator has a significant impact on the performance of CNN applications. In this paper, a simulator for the CNN is developed to analyze the main memory or DRAM access with respect to the size of the on-chip memory or global buffer inside the CNN accelerator. For AlexNet, one of the CNN architectures, when simulated with increasing the size of the global buffer, we found that the global buffer of size larger than 100kB has 0.8x as low a DRAM access count as the global buffer of size smaller than 100kB.

다중신호 환경에서 히스토그램 분석을 통한 주파수도약신호 추출 기법

주증민(Jeungmin Joo),원종목(Jongmook Won),이철수(Cheolsoo Lee),박성경(Sungkyung Park) 한국통신학회 2006 한국통신학회 학술대회논문집 Vol.2006 No.7

대학교육에서 하이브리드 학습 운영을 위한 개념 모형 및 교수설계전략 개발 연구

임철일 ( Lim Cheolil ),홍수민 ( Hong Sumin ),임은선 ( Lim Eunseon ),박성경 ( Park Sungkyung ),김한휘 ( Kim Honey ),한형종 ( Han Hyeongjong ) 한국교육정보미디어학회 2023 교육정보미디어연구 Vol.29 No.4

하이브리드 학습은 물리적 공간과 가상의 공간에서 동시에 수업이 이루어지며, 학습자에게 선택권을 부여하기에 학습권 보장과 교육의 질 향상을 위하여 시도되고 있다. 실제 대학의 교수학습 현장에서는 물리적 환경 구축, 동등한 학습경험 제공, 상호작용 등의 수업 운영에 어려움이 있음을 확인하였다. 이에 본 연구는 대학교육에서 효과적인 하이브리드 학습을 위하여 구성요소를 도출하고, 교수설계 전략 개발을 목적으로 한다. 연구 방법은 설계개발연구방법론을 적용하여 선행 문헌 분석과 전문가 면담을 통해 요구분석을 실시하여 초기 모형과 전략을 도출하고, 두 차례의 내적 타당화를 거쳐 최종 대학교육에서 하이브리드 학습 운영을 위한 개념 모형과 설계 전략을 도출하였다. 연구 결과 하이브리드 학습의 구성요소로 교육학적 지식, 물리적인 환경과 가상 공간(오프라인, 온라인 공간), 학습자 경험, 그리고 기술을 도출하였으며, 교수설계 전략은 수업의 단계를 학기 전, 중, 후로 구분하여 하위 요소를 제시하였다. 최종적으로 교수설계 전략은 학기 전에는 수업 목표 설정, 환경 점검 등 4단계와 15개의 하위 전략, 학기 중에는 하이브리드 강의 계획 안내, 수업 중 전략 적용 등 3단계와 17개의 하위 전략, 학기 후에는 하이브리드 학습의 환경 평가, 개선사항 분석의 1단계와 6개의 하위 전략으로 구성된다. 이를 통해 하이브리드 학습을 효과적으로 운영하기 위해서는 수업 장소의 결합만으로 충분하지 않으며 교육학적 지식을 기반으로 학습자의 공간과 학습 경험, 기술을 고려하여 설계되어야 함을 확인하였다. 더불어 본 연구는 하이브리드 공간 설계에 대한 종합적 탐색의 필요성과 교수자들이 대학교육에서 체계적으로 하이브리드 학습 설계를 위한 지식 체계를 제시한 점에서 의의가 있다. Hybrid learning provides online and offline learning simultaneously and gives learners a choice, so it is attempted to ensure learning rights and improve the quality of education. However, there are difficulties in hybrid classes in university such as building a physical environment and providing equal learning experience, and interaction. Therefore, this study aims to derive components for effective hybrid learning in higher education and develop instructional design strategies. In this study, the design development research methodology was applied to derive initial models and strategies through literature analysis and needs analysis. After validation, the conceptual model and design strategy were constructed. The research results identified pedagogical knowledge, physical environment and virtual space (offline and online), learner experience, and technology as the components of hybrid learning, and the instructional design strategy presented sub-components by categorizing the stages as before, during, and after the semester. Finally, the instructional design strategy consists of 4 stages and 15 sub-strategies before the semester, 3 stages and 17 sub-strategies during the semester, and 1st stage and 6 sub-strategies after the semester. The results showed that when making hybrid learning effective must be designed based on pedagogical knowledge and taking into account learners' space, learning experience, and technology. Furthermore, it is significant in that it shows the need for a comprehensive exploration of hybrid space design and the knowledge framework for instructors to systematically design hybrid learning in higher education.