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정한진(Han Jin Jeong),백승철(Seung Chul Baek),문철(Cheol Moon),권영안(Young Ahn Kwon) 대한전기학회 2010 대한전기학회 학술대회 논문집 Vol.2010 No.7
최근에 ASIC 회로설계 기술이 개발되면서 전용 프로세서의 설계가 용이하게 되어 많은 분야에서 응용되고 있다.본 연구는 VHDL을 이용한 ASIC 회로설계를 플라이백 컨버터에 응용하는 연구로서 플라이백 컨버터의 제어부를 효율적으로 설계하고 원칩으로 구현하는데 목적을 두고 있으며, 이를 위해 플라이백 컨버터 PWM제어의 동작레벨을 기술하고 시뮬레이션하여 동작을 확인한후, 회로를 합성하고 최종적으로 FPGA를 이용하여 전용칩을 제작한다. 시뮬레이션 및 실험을 수행한 결과 양호한 동작특성을 나타내어 설계가 타당함을 보여주고 있다
송은봉(Eun-Bong Song),최문철(Moon-Chul Choi),조한성(Han-Sung Cho),신상호(Sang-Ho Shin),최재원(Jae-Won Choi),안순신(Sun-Shin An) 한국정보과학회 2000 한국정보과학회 학술발표논문집 Vol.27 No.2Ⅲ
VOQ 방법은 입력 큐잉의 저 비용과 출력 큐잉의 고성능이라는 장점을 결합한 효과적인 큐잉 방법이다. VOQ를 효과적으로 사용하기 위해서는 셀의 순서를 스케쥴 해주는 스케쥴링 알고리즘이 필요하다. 본 논문에서는 기존의 iSlip, RRM의 round-robin based priority 방식을 따르면서 큐의 현재 상태에 따라서 스케쥴링을 달리하는 알고리즘을 제시하였다. 이 알고리즘에서는 큐에 대한 threshold값을 설정하고 큐에 저장하고 있는 셀의 수가 threshold 값 보다 클 경우 그 큐의 셀을 연속해서 포워딩 하도록 하였다. 시뮬레이션을 통해 본 논문에서 제시한 알고리즘과 기존의 iSlip 알고리즘과의 성능을 패킷의 지연 시간 측면에서 비교해 보았다.