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Offset Self-Calibration 기법을 적용한 1.2V 7-bit 800MSPS Folding-Interpolation A/D 변환기의 설계
김대윤(Daeyun Kim),문준호(Junho Moon),송민규(Minkyu Song) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.3
본 논문에서는 offset self-calibration 기법을 적용한 7-bit 1GSPS folding-interpolation A/D 변환기를 제안한다. 제안하는 A/D 변환기는 folding rate 2, interpolation rate 8의 1+6 구조로 고속 동작에 적합하게 설계되었다. 또한 offset self-calibration 회로를 설계하여 공정 mismatch, 기생 저항, 기생 캐패시턴스 등에 의한 offset-voltage의 변화를 감소시켜 A/D 변환기의 성능 특성을 향상 시켰다. 제안하는 A/D 변환기는 1.2V 65㎚ 1-poly 6-metal CMOS 공정을 사용하여 설계 되었으며 유효 칩면적은 0.87㎟, 1.2V 전원전압에서 약 110㎽의 전력소모를 나타내었다. 측정 결과 샘플링 주파수 800㎒, 입력 주파수 250㎒에서 39.1dB의 SNDR 특성을 보여주었으며, offset self-calibration 회로를 사용 하지 않은 A/D 변환기에 비해 SNDR이 약 3㏈ 향상되었다. In this paper, a 1.2V 7-bit 1GSPS A/D converter with offset self-calibration is proposed. The proposed A/D converter structure is based on the folding-interpolation whose folding rate is 2, interpolation rate is 8. Further, for the purpose of improving the chip performance, an offset self-calibration circuit is used. The offset self-calibration circuit reduce the variation of the offset-voltage, due to process mismatch, parasitic resistor, and parasitic capacitance. The chip has been fabricated with a 1.2V 65㎚ 1-poly 6-metal CMOS technology. The effective chip area is 0.87㎟ and the power dissipates about 110㎽ at 1.2V power supply. The measured SNDR is about 39.1㏈ when the input frequency is 250㎒ at 800㎒ sampling frequency. The measured SNDR is 3㏈ higher than the same circuit without any calibration.
유사 연산과 중복 연산을 고려한 효율적인 복합 이벤트 처리 기법
김대윤(Daeyun Kim),고건식(Geonsik Ko),김병훈(Byounghoon Kim),노연우(Yeonwoo Noh),임종태(Jongtae Lim),복경수(Kyoungsoo Bok),유재수(Jaesoo Yoo) 한국콘텐츠학회 2017 한국콘텐츠학회논문지 Vol.17 No.3
최근 다양한 응용에서 실시간으로 발행하는 이벤트들을 신속하고 효율적으로 처리하기 위해 복합 이벤트 처리 시스템을 도입하고 있다. 기존 복합 이벤트 처리 연구는 연산자의 유사성과 중복성을 고려하지 않기 때문에 많은 연산과 많은 메모리를 소비하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 본 논문에서는 유사 연산과 중복 연산을 고려한 효율적인 복합 이벤트 처리 기법을 제안한다. 제안하는 기법은 동일한 기본 이벤트들이 유사한 연산을 가지면 그 연산들을 하나의 가상 연산자로 결합한다. 중복된 연산을 가질 경우에는 우선 하나의 연산만을 처리하고 이후에 같은 연산이 나오면 먼저 처리된 연산의 결과를 이용하여 처리한다. 기존 기법과의 성능 비교를 통하여 전체 연산 처리량 측면에서 제안하는 기법의 성능이 우수함을 보인다. Recently, a complex event processing system has been introduced to quickly and efficiently process real-time events in various applications. Since the existing complex event processing schemes do not consider the similarity and duplication of operators, they perform a lot of computations and consume memory. To solve such problems, this paper proposes an efficient complex event processing scheme considering similar operators and duplication operations. When the same primitive events have similar operations, the proposed scheme combines them into one virtual operator. For duplicated operations, the proposed scheme processes only one of them first, and then processes the others using the results of the already processed operation when the same operation is subsequently performed. It is shown through performance comparison that the proposed scheme outperforms the existing scheme in terms of the whole operation throughput.
새로운 디지털 인코딩 기법을 적용한 8비트 1GS/s 프랙셔널 폴딩-인터폴레이션 ADC
최동귀,김대윤,송민규,Choi, Donggwi,Kim, Daeyun,Song, Minkyu 대한전자공학회 2013 전자공학회논문지 Vol.50 No.9
본 논문에서는 폴딩 구조에 저항열 인터폴레이션 기법을 적용한 1.2V 8b 1GS/s CMOS folding-interpolation A/D 변환기(ADC)에 대해 논한다. 기존 폴딩 ADC가 갖는 경계조건 비대칭 오차를 최소화하기 위해 홀수개의 폴딩 블록과 프랙셔널 폴딩 비율(fractional folding rate)을 사용하는 구조를 제안한다. 또한, 프랙셔널 폴딩기법을 구현하기 위해 덧셈기를 사용하는 새로운 디지털 인코딩기법도 제안한다. 그리고 iterating offset self-calibration 기법과 디지털 오차 보정 회로를 적용하여 소자 부정합과 외부 요인에 의한 노이즈 발생을 최소화하였다. 제안하는 A/D 변환기는 1.2V 0.13um 1-poly 6-metal CMOS 공정을 사용하여 설계 되었으며 $2.1mm^2$ 유효 칩 면적과(A/D 변환기 core : $1.4mm^2$, calibration engine : $0.7mm^2$), 350mW의 전력 소모를 나타내었다. 측정결과 변환속도 1GS/s에서 SNDR 46.22dB의 특성을 나타내었다. INL 과 DNL 은 자체보정회로를 통해 모두 1LSB 이내로 측정되었다. In this paper, an 1.2V 8b 1GS/s A/D Converter(ADC) based on a folding architecture with a resistive interpolation technique is described. In order to overcome the asymmetrical boundary-condition error of conventional folding ADCs, a novel scheme with an odd number of folding blocks and a fractional folding rate are proposed. Further, a new digital encoding technique with an arithmetic adder is described to implement the proposed fractional folding technique. The proposed ADC employs an iterating offset self-calibration technique and a digital error correction circuit to minimize device mismatch and external noise The chip has been fabricated with a 1.2V 0.13um 1-poly 6-metal CMOS technology. The effective chip area is $2.1mm^2$ (ADC core : $1.4mm^2$, calibration engine : $0.7mm^2$) and the power dissipation is about 350mW including calibration engine at 1.2V power supply. The measured result of SNDR is 46.22dB, when Fin = 10MHz at Fs = 1GHz. Both the INL and DNL are within 1LSB with the self-calibration circuit.
데이터 지역성 및 질의 수행 경로를 고려한 분산 SPARQL 질의 처리 기법
김병훈(Byounghoon Kim),김대윤(Daeyun Kim),고건식(Geonsik Ko),노연우(Yeonwoo Noh),임종태(Jongtae Lim),복경수(kyoungsoo Bok),이병엽(Byoungyup Lee),유재수(Jaesoo Yoo) 한국정보과학회 2017 정보과학회 컴퓨팅의 실제 논문지 Vol.23 No.5
시맨틱 웹 서비스의 증가로 인해 RDF 데이터가 대용량화되고 있다. 대용량 RDF 데이터를 효율적으로 활용하기 위하여 다양한 분산 저장 및 질의 처리기법들이 연구되고 있다. 본 논문에서는 대용량 RDF 데이터의 데이터 지역성 및 질의 수행 경로를 고려한 분산 SPARQL 질의 처리 기법을 제안한다. 제안하는 기법은 질의 처리 시의 조인 비용 및 통신비용을 감소시키기 위해 분산 저장된 RDF 데이터의 지역성 및 질의 수행 경로를 고려한다. 분산 환경에서 SPARQL 질의를 처리할 때 데이터 지역성을 고려하여 WHERE절을 기준으로 해당 질의를 여러 개의 서브 질의로 분할한다. 제안하는 기법은 분할된 서브 질의들을 인덱스를 통해 연관 노드들끼리 그룹화 하여 처리함으로써 데이터 통신비용을 감소시킬 수 있다. 또한 그룹 화된 서브 질의 처리 시 불필요한 조인 및 대기 시간을 감소시키기 위해 데이터 파싱 비용, 노드별 데이터 통신량 및 대기 시간 등을 고려한 효율적인 질의 수행 경로를 생성한다. 다양한 성능평가를 통해 제안하는 기법이 기존 기법보다 우수함을 보인다. A large amount of RDF data has been generated along with the increase of semantic web services. Various distributed storage and query processing schemes have been studied to efficiently use the massive amounts of RDF data. In this paper, we propose a distributed SPARQL query processing scheme that considers the data locality and query execution path of large RDF data. The proposed scheme considers the data locality and query execution path in order to reduce join and communication costs. In a distributed environment, when processing a SPARQL query, it is divided into several sub-queries according to the conditions of the WHERE clause by considering the data locality. The proposed scheme reduces data communication costs by grouping and processing the sub-queries through the index based on associated nodes. In addition, in order to reduce unnecessary joins and latency when processing the query, it creates an efficient query execution path considering data parsing cost, the amount of each node"s data communication, and latency. It is shown through various performance evaluations that the proposed scheme outperforms the existing scheme.
배터리 관리 시스템을 위한 9-b 2MS/s 사이클릭 폴딩 ADC
권민아(Mina Kwon),김대윤(Daeyun Kim),송민규(Minkyu Song) 大韓電子工學會 2012 電子工學會論文誌-SD (Semiconductor and devices) Vol.49 No.3
본 논문에서는 모바일 정보기기의 배터리 전력 관리를 제어하는 IBS(Intelligent Battery sensor), BMS(Battery Management System) 등의 PMIC(Power Management IC) 기술에 적합한 9b 2MHz 사이클릭 폴딩 ADC(Analog-to-Digital Converter)를 제안한다. 제안하는 ADC는 응용기술에 적합한 고해상도를 만족시키는 동시에 폴딩 신호처리를 사용함으로써 고속 동작이 가능하다. 또한 폴딩 블록의 하나의 단만을 반복적으로 순환하는 구조로 설계되기 때문에 전체 크기가 줄어들 뿐아니라 전력소모도 최소화 할 수 있다. 제안하는 시제품 ADC는 0.35um 2P4M CMOS 공정으로 제작되었으며, 측정된 INL 및 DNL은 각각 ±1.5/±1.0 LSB 이내로 들어온 것을 확인하였다. 또한 2MS/s 동작 속도에서 SNDR 및 SFDR 이 각각 최대 48dB, 60dB이고, 전력 소모는 3.3V 전원 전압에서 110mW 이며 제작된 ADC의 칩 면적은 10mm²이다. A 9b MS/s CMOS cyclic folding A/D converter (ADC) for intelligent battery sensor and battery management systems is proposed. The proposed ADC structure is based on a cyclic architecture to reduce chip area and power consumption. To obtain a high speed ADC performance, further, we use a folding-interpolating structure. The prototype ADC implemented with a 0.35um 2P4M n-well CMOS process shows a measured INL and DNL of maximum 1.5LSB and 1.0LSB, respectively. The ADC demonstrates a maximum SNDR and SFDR of 48dB and 60dB, respectively, and the power consumption is about 110mW at 2MS/s and 3.3V. The occupied active die area is 10mm².
10-bit Two-Step Single Slope A/D 변환기를 이용한 고속 CMOS Image Sensor의 설계
황인경(Inkyung Hwang),김대윤(Daeyun Kim),송민규(Minkyu Song) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.11
본 논문에서는 10-bit 해상도의 Two-Step Single-Slope A/D 변환기를 이용한 고속 CMOS Image Sensor(CIS)를 제안하였다. 제안하는 A/D 변환기는 5-bit coarse ADC 와 6-bit fine ADC 로 구성되어 있으며, 기존의 Single-Slope A/D 변환기보다 10배 이상의 변환속도를 나타내었다. 또한 고속 동작에서 적은 노이즈 특성을 갖기 위해 Digital Correlated Double Sampling(D-CDS) 회로를 제안하였다. 설계된 A/D 변환기는 0.13um 1-poly 4-metal CIS 공정으로 제작되었으며 QVGA(320×240)급 해상도를 갖는다. 제작된 칩의 유효면적은 5mm×3mm 이며 3.3V 전원전압에서 약 35mW의 전력소모를 나타내었다. 변환속도는 10us 이었으며, 프레임율은 220 frames/s 으로 측정되었다. In this paper, a high-speed CMOS Image Sensor (CIS) based on a 10-bit two-step single-slope A/D converter is proposed. The A/D converter is composed of both a 5-bit coarse ADC and a 6-bit fine ADC, and the conversion speed is 10 times faster than that of the single-slope A/D converter. In order to have a small noise characteristics, further, a Digital Correlated Double Sampling(D-CDS) is also discussed. The proposed A/D converter has been fabricated with 0.13um 1-poly 4-metal CIS process, and it has a QVGA(320×240) resolution. The fabricated chip size is 5mm×3mm, and the power consumption is about 35mW at 3.3V supply voltage. The measured conversion speed is 10us, and the frame rate is 220 frames/s.