가변 문턱조건을 이용한 odd/even median filter 알고리즘

조상복(Sang Bock Cho),이일권(Il Kwon Lee) 대한전자공학회 1999 대한전자공학회 학술대회 Vol.1999 No.11

H.264/AVC를 위해 inter mode에 적용된 향상된 고속 모드 결정 알고리즘

양상봉(Sang-Bong Yang),조상복(Sang-Bock Cho) 대한전기학회 2007 대한전기학회 학술대회 논문집 Vol.2007 No.4

The H.264/AVC standard developed by the joint Video Team (JVT) provides better coding efficiency than previous standards. The new emerging H.264/AVC employs variable block size motion estimation using multiple reference frame with 1/4-pel MV(Motion Vector) accuracy. These techniques are a important feature to accomplish higher coding efficiency. However, these techniques are increased overall computational complexity. To overcome this problem, this paper proposes advanced fast mode decision suited for variable block size by classifying inter mode based on Rate Distortion Optimization(RDO) technique. Proposed algorithm is going to use to implement H/W structure for fast mode decision. The experimental results shows that the proposed algorithm provides significant reduction computational complexity without any noticeable coding loss and additional computation. Entire computational complexity is decreased about 30%.

새로운 연산 공유 승산기를 이용한 1차원 DCT 프로세서의 설계

이태욱,조상복,Lee, Tae-Wook,Cho, Sang-Bock 한국정보처리학회 2003 정보처리학회논문지 A Vol.10 No.4

DCT 알고리즘은 내적을 효율적으로 처리할 수 있는 하드웨어 구조가 필수적이다. 내적 연산을 위한 기존의 방법들은 하드웨어 복잡도가 높기 때문에, 이론 줄이기 위한 방법으로 연산 공유 승산기가 제안되었다. 하지만 기존의 연산 공유 승산기는 전처리기 및 선택기의 비효율적 구조로 인한 성능저하의 문제점을 가지고 있다. 본 논문에서는 새로운 연산 공유 승산기를 제안하고 이를 1차원 DCT 프로세서에 적용하여 구현하였다. 연산 공유 승산기의 구조 및 논리 합성 비교 시 새로운 승산기는 기존에 비해 효율적인 하드웨어 구성이 가능함을 확인하였고, 1차원 DCT 프로세서 설계 시 기존 구현 방식들에 비해 우수한 성능을 나타내었다. The OCT algorithm needs efficient hardware architecture to compute inner product. The conventional methods have large hardware complexity. Because of this reason. a computation sharing multiplier was proposed for implementing inner product. However, the existing multiplier has inefficient hardware architecture in precomputer and select units. Therefore it degrades the performance of the multiplier. In this paper, we proposed a new efficient computation sharing multiplier and applied it to implementation of 1-D DCT processor. The comparison results show that the new multiplier is more efficient than an old one when hardware architectures and logic synthesis results were compared. The designed 1-D DCT processor by using the proposed multiplier is more high performance than typical design methods.

A New Test Algorithm for Bit-Line Sensitive Faults in High-Density Memories

강동철,조상복,Kang, Dong-Chual,Cho, Sang-Bock Institute of Korean Electrical and Electronics Eng 2001 전기전자학회논문지 Vol.5 No.1

메모리의 집적도가 올라갈수록 원치 않는 셀간의 간섭과 동시에 bit-line간의 상호 노이즈도 증가하게 된다. 그리고 높은 고장 검출율을 요구하는 고집적 메모리의 테스트는 많은 테스트 백터를 요구하게 되거나 비교적 큰 추가 테스트 회로를 요구하게 된다. 지금까지 기존의 테스트 알고리즘은 이웃 bit-line의 간섭이 아니라 이웃 셀에 중점을 두었다. 본 논문에서는 NPSFs(Neighborhood Pattern Sensitive Faults)를 기본으로 한 NBLSFs(Neighborhood Bit-Line Sensitive Faults)를 위한 새로운 테스터 알고리즘을 제안한다. 그리고 제안된 알고리즘은 부가 회로를 요구하지 않는다. 메모리 테스트를 위해 기존의 5개의 셀 레이아웃이나 9개의 셀 레이아웃을 사용하지 않고 NBLSF 검출에 최소한 크기인 3개의 셀 레이아웃을 이용하였다. 더구나 이웃 bit-line에 의한 최대의 상호잡음을 고려하기 위해 테스트 동작에 refresh 동작을 추가하였다(예 $write{\rightarrow}\;refresh{\rightarrow}\;read$). 또한 고착고장, 천이고장, 결합고장, 기존의 pattern sensitive 고장, 그리고 이웃 bit-line sensitive 고장 등도 검출될 수 있음을 보여준다. As the density of memories increases, unwanted interference between cells and coupling noise between bit-lines are increased. And testing high-density memories for a high degree of fault coverage can require either a relatively large number of test vectors or a significant amount of additional test circuitry. So far, conventional test algorithms have focused on faults between neighborhood cells, not neighborhood bit-lines. In this paper, a new test algorithm for neighborhood bit-line sensitive faults (NBLSFs) based on the NPSFs(Neighborhood Pattern Sensitive Faults) is proposed. And the proposed algorithm does not require any additional circuit. Instead of the conventional five-cell or nine-cell physical neighborhood layouts to test memory cells, a three-cell layout which is minimum size for NBLSFs detection is used. Furthermore, to consider faults by maximum coupling noise by neighborhood bit-lines, we added refresh operation after write operation in the test procedure(i.e.,$write{\rightarrow}\;refresh{\rightarrow}\;read$). Also, we show that the proposed algorithm can detect stuck-at faults, transition faults, coupling faults, conventional pattern sensitive faults, and neighborhood bit-line sensitive faults.

Domino CMOS NOR-NOR Array Logic의 Testable Design에 관한 연구

이중호,조상복,정천석,Lee, Joong-Ho,Cho, Sang-Bock,Jung, Cheon-Seok 대한전자공학회 1989 전자공학회논문지 Vol. No.

본 논문에서는 CMOS 및 domino CMOS 의 특징과 PLA등 array logic의 특징을 동시에 살리면서 동작특성이 좋고 집적도가 높으며 테스트 생성이 쉬운 domino CMOS NOR-NOR array logic의 설계방식을 제안하였다. 이 방식은 pull-down 특성을 개선하여 기생 커패시턴트의 문제점을 해결하며 간단한 부가회로를 사용하여 회로내의 모든 고정들을 검출할 수 있도록 한 testable design 방식이다. PLA의 적항군의 개념 및 특성 행렬을 이용한 테스트 생성 알고리듬과 절차를 제안하였고 이를 PASCAL 언어로 실현하였다. 또한 SPICE 및 P-SPICE를 이용하여 본 설계방식에 대한 검증을 행하였다. This paper proposes Domino CMOS NOR-NOR Array Logic design method which has the same as characteristic of CMOS and Domino CMOS in Array Logic like PLA, good operation feature, high desity, easy test generation. This testable design method can detect all of faults in the circuit using simple additional circuit and solve the parasitic capacitance problem by improving the pull-down characteristics. A Test generation algorithm and test procedure using concept of PLA product term and personality matrix are proposed, and it was implemented in PASCAL language. This design method is verified by SPICE and P-SPICE simulation.

메모리의 PSF 테스트를 위한 BIST 구현

김성무(Sung mu KIM),이중호(Joong ho Lee),조진규(Jin gyu Jo),전춘우(Chun woo Jeon),조상복(Sang bock Cho) 대한전자공학회 1993 대한전자공학회 학술대회 Vol.1993 No.7

악 조건 환경에서의 강건한 차선 인식 방법

임동혁,조상복,Lim, Dong-Hyeog,Tran, Trung-Thien,Cho, Sang-Bock 대한전자공학회 2013 전자공학회논문지 Vol.50 No.11

운전자 보조 시스템에서 차선 경계 검출은 매우 중요하다. 본 연구는 악조건인 환경에서 차선 경계를 검출하기 위한 강건한 방법을 제안한다. 첫 번째로 원래의 image에서 iVMD(improve Vertical Mean Distribution) Method를 이용하여 수평선을 검출하고, 수평선 하위영역 image를 결정하며, 두 번째로 Canny edge detector를 사용하여 하위 영역에서 차선 표시를 추출한다. 마지막으로, RANSAC algorithm을 이용하여 각각에 맞는 line model을 적용하기 전에, k-means clustering algorithm을 이용하여 오른쪽 왼쪽 차선을 분류 한다. 제안된 알고리즘은 변종조명, 갈라진 도로, 복잡한 차선 표시, 교통신호에 관하여 상당히 정확한 차선 검출 기능을 나타낸다. 실험결과는 제안된 방법이 악조건인 환경하에서 실시간으로 효율적인 요구 사항을 충족함을 보여준다. Lane boundary detection plays a key role in the driver assistance system. This study proposes a robust method for detecting lane boundary in severe environment. First, a horizontal line detects form the original image using improved Vertical Mean Distribution Method (iVMD) and the sub-region image which is under the horizontal line, is determined. Second, we extract the lane marking from the sub-region image using Canny edge detector. Finally, K-means clustering algorithm classifi left and right lane cluster under variant illumination, cracked road, complex lane marking and passing traffic. Experimental results show that the proposed method satisfie the real-time and efficient requirement of the intelligent transportation system.

메모리의 row/column seight PSF를 효과적으로 검출하는 알고리듬 및 회로 구현

김성무(Sung mu Kim),이중호(Joong ho Lee),조진규(Jin gyu Jo),전춘우(Chun woo Jeon),조상복(Sang bock Cho) 대한전자공학회 1993 대한전자공학회 학술대회 Vol.1993 No.11

고속 메모리동작을 위한 디지털 DLL회로 설계

이중호,조상복,Lee, Joong-Ho,Cho, Sang-Bock 대한전자공학회 2000 電子工學會論文誌-SD (Semiconductor and devices) Vol.37 No.7

본 논문에서는 DDR(Double Data Rate) Synchronous DRAM에서 안전한 데이터 영역(tDV) 확보를 위한 DDL(Delay Locked Loop) 회로인 ADD(Alternate Directional Delay)회로 방식을 제안하였다. 본 방식은 디지털 DLL의 단점인 부가회로 면적(area-overhead)을 절감할 수 있는 방식으로ㅆ, 하나의 지연회로 체인(chain)을 이용하여 동시에 양방향으로 클럭을 발생할 수 있도록 함으로써 기존의 SMD(Synchronous Mirror Delay)방식에 비해 약 2배의 부가회로 면적을 감소할 수 있도록 설계하였다. 또한 설계한 ADD방식이 지터(jitter)는 50ps-140ps이고, 동ㅈ가 주파수 영역은 166MHz-66MHz이다.(205V, TYP, 동작조건) We proposed ADD(Alternate Directional Delay) circuit technique as the DLL(Delay Locked Loop) circuits which technique is established the data valid window(tDV) in DDR(Double Data Rate) Synchronous DRAM. This technique could be decrease area-overhead which it could generated bidirectional clock simultaneously using only one delay chain block. In this paper for high speed memory with relatively small size. This technique decreased area-overhead more 2 times than SMD(Synchronous Mirror Delay) technique. ADD technique has 50ps-140ps jitter and the operation frequency has 166MHz-66MHz range.(at 2.5V, TYP. condition)

H.264/AVC를 위해 Inter mode에 적용된 향상된 고속 모드 결정 알고리즘

양상봉(Sang-Bong Yang),조상복(Sang-Bock Cho) 대한전기학회 2007 정보 및 제어 심포지엄 논문집 Vol.2007 No.4