Simplified 2-Dimensional Scaled Min-Sum Algorithm for LDPC Decoder

조걸,이왕헌,정기석 대한전기학회 2017 Journal of Electrical Engineering & Technology Vol.12 No.3

Among various decoding algorithms of low-density parity-check (LDPC) codes, the minsum (MS) algorithm and its modified algorithms are widely adopted because of their computational simplicity compared to the sum-product (SP) algorithm with slight loss of decoding performance. In the MS algorithm, the magnitude of the output message from a check node (CN) processing unit is decided by either the smallest or the next smallest input message which are denoted as min1 and min2, respectively. It has been shown that multiplying a scaling factor to the output of CN message will improve the decoding performance. Further, Zhong et al. have shown that multiplying different scaling factors (called a 2-dimensional scaling) to min1 and min2 much increases the performance of the LDPC decoder. In this paper, the simplified 2-dimensional scaled (S2DS) MS algorithm is proposed. In the proposed algorithm, we figure out a pair of the most efficient scaling factors which multiplications can be replaced with combinations of addition and shift operations. Furthermore, one scaling operation is approximated by the difference between min1 and min2. The simulation results show that S2DS achieves the error correcting performance which is close to or outperforms the SP algorithm regardless of coding rates, and its computational complexity is the lowest comparing to modified versions of MS algorithms.

大屠殺은 일본의 침략을 지탱하기 위한 수단

조걸(?杰) 충남대학교 충청문화연구소 2011 충청문화연구 Vol.6 No.-

After perpetrating ‘September 18 Incident’ in 1931, Japan used the means of ‘Great Massacre’ to achieve the unfinished work left by Meiji the Great and the purpose suggested by its prime minister Tanaka Giichi. On September 16, 1932, The Japanese Kanto army fired machine guns at about 3,000 residents at Pyeongjeong mountain village, Musun city after forcefully pulling them to the top of the mountain on a charge of “communicating secretly with a gang of bandits.” The Pyeongjeong-san incident at Musun city was the first for Japanese army to perpetrate the massacres in China and it was a real model of their barbarous ‘Great Massacre’ policy’ that was perpetrated after starting a full scale war of aggression on China. The Japanese Empire committed more than 80 cases of perpetrations at Sandong, Keumhyang, Hanam, Junhyeon, Gangso, and Namkyeong, etc. Around 70 cases of those were outrageously tragical incidents committed by falsely accusing the innocent civilians of “secret communication with a gang of bandits.” Due to the “Great Massacre” perpetrated by the Japanese Empire from ‘September 18 Incident’ to August, 1945, about 35 million of Chinese soldiers and civilians were victimized. The acts of brutality committed by the Japanese army in the process of staging a war of aggression on China didn’t occur individually or accidentally by any means. Such acts of brutality were an obviously concrete expression of Japan’s continental politics, and the inevitable consequences incurred by the outrageous ambition of Japan which tried to conquer the world by forces.

한국어·만주어 모음조화 변화의 공통성

趙杰 서울대학교 동아문화연구소 1996 東亞文化 Vol.34 No.-

중 - 한 마찰음 음가의 비교

조걸 ( Chao Tsie ) 남방문화연구회 1996 남방문화 Vol.- No.2

MPSoC 를 위한 링 버스 기반의 새로운 온 칩 통신 구조에 관한 연구

조걸(Keol Cho),정한샘(Han-Sam Jung),정기석(Ki-Seok Chung) 한국통신학회 2012 한국통신학회 학술대회논문집 Vol.2012 No.2

SNR 예측 정보 기반 적응형 Modified UMP-BP LDPC 복호기 설계

박주열,조걸,정기석,Park, Joo-Yul,Cho, Keol,Chung, Ki-Seok 대한임베디드공학회 2009 대한임베디드공학회논문지 Vol.4 No.4

As 4G mobile communication systems require high transmission rates with reliability, the need for efficient error correcting code is increasing. In this paper, a novel LDPC (Low Density Parity Check) decoder is introduced. The LDPC code is one of the most popular error correcting codes. In order to improve performance of the LDPC decoder, we use SNR (Signal-to-Noise Ratio) estimation results to adjust coefficients of modified UMP-BP (Uniformly Most Probable Belief Propagation) algorithm which is one of widely-used LDPC decoding algorithms. An advantage of Modified UMP-BP is that it is amenable to implement in hardware. We generate the optimal values by simulation for various SNRs and coefficients, and the values are stored in a look-up table. The proposed decoder decides coefficients of the modified UMP-BP based on SNR information. The simulation results show that the BER (Bit Error Rate) performance of the proposed LDPC decoder is better than an LDPC decoder using a conventional modified UMP-BP.

멀티코어 시스템을 위한 멀티스레드 H.264/AVC 병렬 디코더

김원진(Won-Jin Kim),조걸(Keol Cho),정기석(Ki-Seok Chung) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.11

고해상도의 동영상 서비스가 보편화 되면서 동영상을 빠르게 처리를 위한 연구가 활발히 이루어지고 있다. 멀티코어 프로세서의 사용이 증가하고 멀티코어 시스템에서 H.264/AVC 디코더를 구현하기 위하여 다양한 병렬화 방법이 제안되고 있다. 하지만 H.264/AVC 디코더를 병렬화 하는 경우, 각 스레드에서 처리하는 데이터의 처리 시간 차이로 인하여 지속적으로 스레드의 동기를 확인해야 하는데, 이는 병렬화를 통한 디코더의 성능 향상의 걸림돌이 된다. 이러한 병렬화 과정에서 발생하는 문제점을 해결하기 위해 우리가 제안하는 Multi -Threaded Parallelization(MTP) 방법은 프레임을 매크로 블록 묶음으로 나누어 병렬화 한다. 그리고 병렬화 과정에서 스레드를 처리하는 방법을 개선하고, 메모리를 재사용함으로써 디코더의 성능을 향상 시켰다. 본 논문에서는 FFmpeg H.264/AVC 디코더를 인텔 쿼드 코어 기반의 멀티코어 시스템에서 멀티 스레드로 구현하여 실험이 진행되었다. 그 결과, MTP 방법을 적용하여 병렬화 방법 적용하지 않은 H.264/AVC 디코더와 비교하여 최대 53%의 성능 향상을 보였으며, 2Dwave 병렬화 방법의 메모리 사용량에 비해 HD 영상에서 65%, FHD 영상에서 81%의 메모리 사용량을 줄 일 수 있었다. Wide deployment of high resolution video services leads to active studies on high speed video processing. Especially, prevalent employment of multi-core systems accelerates researches on high resolution video processing based on parallelization of multimedia software. In this paper, we propose a novel parallel H.264/AVC decoding scheme on a multi-core platform. Parallel H.264/AVC decoding is challenging not only because parallelization may incur significant synchronization overhead but also because software may have complicated dependencies. To overcome such issues, we propose a novel approach called Multi-Threaded Parallelization(MTP). In MTP, to reduce synchronization overhead, a separate thread is allocated to each stage in the pipeline. In addition, an efficient memory reuse technique is used to reduce the memory requirement. To verify the effectiveness of the proposed approach, we parallelized FFmpeg H.264/AVC decoder with the proposed technique using OpenMP, and carried out experiments on an Intel Quad-Core platform. The proposed design performs better than FFmpeg H.264/AVC decoder before the parallelization by 53%. We also reduced the amount of memory usage by 65% and 81% for a high-definition(HD) and a full high-definition(FHD) video, respectively compared with that of popular existing method called 2Dwave.

프로파일 기반 온 칩 통신구조 성능 평가 방법에 관한 연구

유대철(Daecheol You),조걸(Keol Cho),정기석(Ki-seok Chung) 한국통신학회 2012 한국통신학회 학술대회논문집 Vol.2012 No.2

NoC 상의 사용빈도가 높은 IP 코어들의 효율적인 배치 기법

박경빈(Park Kyeong Bin),조걸(Cho Keol),정기석(Chung Ki-Seok) 한국통신학회 2015 한국통신학회 학술대회논문집 Vol.2015 No.1

응용 프로그램의 특성 반영이 가능한 트래픽 생성기

여필구(Phil-koo Yeo),조걸(Keol Cho),유대철(Dae-chul Yu),황영시(Young-si Hwang),정기석(Ki-seok Chung) 大韓電子工學會 2011 電子工學會論文誌-SD (Semiconductor and devices) Vol.48 No.9

다양한 컴포넌트의 집적과 저전력 정책에 대한 연구가 활발했던 시스템 온 칩 설계 분야에서는 최근 들어 집적되는 컴포넌트의 수가 늘어나고 특성이 다양해짐에 따라 이들의 인터커넥션 문제가 새로운 이슈로 주목받고 있다. 시스템 온 칩이 주목받기 시작한 이후로 컴포넌트들의 구성에 따른 성능을 평가하기 위한 각종 시뮬레이터의 개발이 진행되어 왔으며, 효율적인 컴포넌트간의 인터커넥션 설계를 위한 시뮬레이션 환경도 개발이 진행되어 이들을 이용한 성능 평가가 실제 설계에 반영되고 있다. 대부분의 시뮬레이션 환경은 시스템 온 칩의 성능을 테스트하는 데 있어서 수학적 확률 함수를 기반으로 한 트래픽을 사용하고 있으나, 이는 실제 칩의 동작을 테스트하기에는 한계가 있다. 따라서 실질적인 칩의 테스트를 위하여 시스템 상에서의 동작을 정확하게 모사할 수 있는 시뮬레이터의 필요성이 고조되고 있으나, 실제로 이러한 트래픽 생성 방법을 적용한 시뮬레이터는 전무한 실정이다. 이에 본 논문에서는 멀티 프로세서 시스템 온 칩 상에서 수학적 확률 모델은 물론 실제 시스템의 동작을 모사하는 시뮬레이션이 가능한 트래픽 생성 방법을 제안한다. 본 논문에서 제안된 트래픽 생성법은 실제 응용프로그램의 특성을 반영할 수 있도록 트래픽을 생성하므로 수학적 확률 함수를 이용한 트래픽 생성법보다 실제 동작에 가까운 시뮬레이션을 진행할 수 있으며 이는 인터커넥션에 따른 시스템의 성능을 실효적으로 비교할 수 있는 환경을 제공한다. 본 논문에서는 시뮬레이션을 통해 제안된 트래픽 생성법과 수학적 확률 함수를 이용한 트래픽 생성법의 차이를 비교하여 제안된 생성법의 이점에 대해 알아본다. Integrating massive components and low-power policies have been actively investigated for system-on-chip designs. But in recent years, finding the optimal interconnection structure among heterogeneous components has emerged as a critical system design issue. Therefore, various simulation tools to model interconnection designs are being developed and performance evaluation of simulation is reflected in the real design. But most of the simulation environments employ traffic generation based on the mathematical probability functions, and such traffic generation cannot fully cover for various situations that may be occurred in the real system. Therefore, the demand for traffic pattern generation based on real applications is increasing. However, there have been few simulators that adopt application-specific traffic generators. This paper proposes a novel traffic generation method in simulating various interconnection structures for multi-processor system-on-chip design. The proposed traffic generation method can generate traffic patterns that can reflect the actual characteristics of the application and evaluate the performance of an interconnection structure under more realistic circumstance than traffic patterns using mathematical probability functions. By comparing the differences between the proposed method and the one based on mathematical probability functions, this paper shows advantages of the proposed traffic generation method.