Memristor 소자를 이용한 비 휘발성 SRAM 셀

유영갑 ( Young Gap You ),김교태 ( Kyo Tae Kim ) 충북대학교 산업과학기술연구소 2011 산업과학기술연구 논문집 Vol.25 No.1

Some memristor-based non-volatile SRAM cells are proposed and analyzed in terms of cell stability. The proposed cells accommodate memristor elements to retain data under power outage. Memristor elements are introduced into the load elements of conventional SRAM cells through series connection in aggressive designs. Upgraded design employs the snap shot control signal to alleviate the weak noise immunity problem. Massive simulation using commercial tools verifies the cell operation. Verification results show that the non-volatile SRAM cells yield promising noise immunity and excellent static noise margin. The non-volatile SRAM cells can replace the conventional cells without significant circuit modification.

Performance Evaluation of Reverse Link for Speech and Data Traffic ini CDMA-Based IMT-2000 System

이현,강법주,유영갑,조경록,Lee, Hyun,Kang, Bob-Joo,You, Young-Gap,Cho, Kyoung-Rok The Korean Institute of Electromagnetic Engineerin 2000 한국전자파학회논문지 Vol.11 No.4

본 논문에서는 음성 및 데이터 트래픽에 대한 비트오율 성능이 CDMA 방식의 IMT-2000 시스댐에서 역방향 링크의 시뮬레이션 결과에 의해서 평가되었다. 역방향링크에서 시률래이션은 ITU-R에서 제시한 욕내, 도보, 그리고 차량 환경에 대하여 수행되었다. 또한 시뮬레이션에서 BER 성능을 향상시키기 위한 기술로 1.6념-Iz 전력 제어, 5-tap FIR 필터를 이용한 페이딩신호의 진폭과 위상 추정, 그리고 연판정 Viterbi 및 Reed-Solomon 복호 등이 적용되었다. 시뮬레이션 결과로는 최적의 파일롯전력 대비 트래픽전력의 비, 핑거수에 따른 BER 성능, 그리고 $10^{-6}$ BER에서 길쌍부호와 Concatenated 부호와의 성능비교를 제시하고 있다. In this study, the bit error rate(BER) performance for the speech and data traffic is evaluated by results of the reverse link simulation of CDMA-based IMT-2000. Simulations in the reverse link are achieved for indoor, pedestrian, and vehicular environments, which are provided by ITU-R . Also, in the these simulations, the fast power control of 1.6kHz rate is applied. The amplitude and phase of the fading signal are estimated by using the 5-tap FIR filter, and the soft-decision Viterbi and Reed-Solomon (RS) decoding are applied. Simulation results provide the optimum ratio of pilot power to traffic power, the BER performance according to the number of fingers, and performance comparison between convolutional code and concatenated code at $10^-6$ BER in 5 MHz system.

적층 구조의 3차원 결함극복 메모리

한세환(Se-hwan Han),유영갑(Young-gap You),조태원(Tae-won Cho) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.11

메모리칩의 제조 과정에서 발생하는 불량 칩 중 한 두개 비트의 결함이 있는 여러 개의 칩들을 모아서 정상 동작하는 메모리 시스템을 구성하는 방법을 제시한다. 여기에서 제시하는 메모리 시스템은 여러 개의 결함 있는 메모리칩을 겹쳐 쌓은 3차원 다층 구조를 가진다. 이들 칩 간의 신호 선은 through silicon via (TSV)를 통하여 연결한다. 각 칩의 결함이 있는 메모리 셀이 포함된 구역이 칩 마다 서로 다르도록 칩을 분류하여 선택한다. 이 메모리들의 결함이 없는 셀 구역만을 모아 조합하여 전체가 결함이 없는 메모리 시스템이 되도록 한다. 독립적인 주소지정 가능한 n 개의 storage block을 가진 메모리 각각에 k 개의 결함 있는 storage block이 있는 경우 k+1 개의 여유 칩이 조합되어야 한다. This paper presents a method for constructing a memory system using defective memory chips comprising faulty storage blocks. The three-dimensional memory system introduced here employs a die-stacked structure of faulty memory chips. Signals lines passing through the through-silicon-vias (TSVs) connect chips in the defect tolerant structure. Defective chips are classified into several groups each group comprising defective chips having faulty blocks at the same location. A defect tolerant memory system is constructed using chips from different groups. Defect-free storage blocks from spare chips replace faulty blocks using additional routing circuitry. The number of spare chips for defect tolerance is s=「( k × n ) / ( m ? k )」to make a system defect tolerant for (n+s) chips with k faulty blocks among m independently addressable blocks.

새로운 저전력 전가산기 회로 설계

강성태,박성희,조경록,유영갑,Kang, Sung-Tae,Park, Seong-Hee,Cho, Kyoung-Rok,You, Young-Gap 대한전자공학회 2001 電子工學會論文誌-SC (System and control) Vol.38 No.3

본 논문에서는 10개의 트랜지스터를 이용한 새로운 저전력 전가산기의 회로를 제안한다. 회로는 six-transistor CMOS XOR 회로를 기본으로 하여 XOR 출력뿐만 아니라 XNOR 출력을 생성하며, 전가산기를 구성하는 트랜지스터의 수를 줄임과 동시에 단락회로를 없앰으로써 저전력 설계에 유리하게 하였다. 실측 회로의 크기 평가를 위해서 0.65 ${\mu}m$ ASIC 공정으로 의해 레이아웃을 하고 HSPICE를 이용해서 시뮬레이션을 하였다. 제안한 가신기의 셀을 이용하여 2bit, 8bit 리플 캐리 가산기를 구성하여 소비 전력, 지연 시간, 상승시간, 하강시간에 대한 시뮬레이션 결과로 제안한 회로를 검증하였다. 25MHz부터 50MHz까지의 클럭을 사용하였다. 8bit 리플 캐리 전가산기로 구현하였을 때의 소모되는 전력을 살펴보면 기존의 transmission function full adder (TFA) 설계보다는 약 70% 정도, 그리고 14개의 transistor (TR14)[4]를 쓰는 설계보다는 약 60% 우수한 특성을 보이고 있다. 또한 신호의 지연시간은 기존의 회로, TFA, TR14 보다 1/2배 정도 짧고, 선호의 상승시간과 하강 시간의 경우는 기존 회로의 2${\sim}$3배 정도 빠르게 나타났다. In this paper, a novel low power full adder circuit comprising only 10 transistors is proposed. The circuit is based on the six -transistor CMOS XOR circuit, which generates both XOR and XNOR signals and pass transistors. This adder circuit provides a good low power characteristics due to the smaller number of transistors and the elimination of short circuit current paths. Layouts have been carried out using a 0.65 ${\mu}m$ ASIC design rule for evaluation purposes. The physical design has been evaluated using HSPICE at 25MHz to 50MHz. The proposed circuit has been used to build 2bit and 8bit ripple carry adders, which are used for evaluation of power consumption, time delay and rise and fall time. The proposed circuit shows substantially improved power consumption characteristics, about 70% lower than transmission gate full adder (TFA), and 60% lower than a design using 14 transistors (TR14). Delay and signal rise and fall time are also far shorter than other conventional designs such as TFA and TR14.

광대역 동축-마이크로스트립 수직 트랜지션의 전송 손실 저감 설계

김세윤,노진입,정지영,안병철,유영갑,Kim, Sei-Yoon,Roh, Jin-Eep,Chung, Ji-Young,Ahn, Bierng-Chearl,You, Young-Gap 한국전자파학회 2006 한국전자파학회논문지 Vol.17 No.11

A design method for minimizing transmission loss of a broadband right-angle transition from a coaxial cable to a microstrip line is presented. The right-angle transition has been widely used where printed circuit applications need to be fed from behind the ground plane using coaxial line. To obtain the minimized transmission loss over the whole operating frequency range of the transition, design parameters such as ground aperture and probe diameters, ground aperture offset, and stub length are optimized using a commercial electromagnetic simulation software. Results are presented for the optimum right-angle transition from an SMA connector to a microstrip line on common reinforced 0.787 mm thick PTFE substrates. Measurements of a fabricated transition show that reflection coefficient is less than -22 dB and insertion loss is less than 0.45 dB over $0.05{\sim}20GHz$. 본 논문에서는 광대역 동축-마이크로스트립 선로에서 전송 손실을 최소화하는 수직 트랜지션(transition)의 설계 기법을 제안하였다. 동축-마이크로스트립 선로의 수직 트랜지션은 동축 선로와 인쇄 회로 기판이 수직으로 연결되는 구조로서 인쇄형 안테나 혹은 마이크로스트립 기판을 사용하는 마이크로파 송수신 장치 등에 널리 사용된다. 제안한 설계 방법은 넓은 대역폭을 가지면서 전송 손실을 최소화하는 방법으로, 접지 개구면(ground aperture)의 지름, 프로브(probe)의 지름, 접지 개구면의 오프셋과 스텁(stub) 길이를 설계 변수로 설정하여, 시뮬레이션을 통하여 설계 값을 구하였다. 동축 선로와 마이크로스트립 기판은 일반적으로 널리 사용되는 SMA 커넥터와 PTFE 재질의 두께 0.254, 0.508 및 0.787 mm 기판을 사용하였다. 시뮬레이션 결과로부터 구한 설계 변수 값들을 입증하기 위하여 SMA 동축 커넥터와 0.787 mm 두께의 기판을 사용하여 수직 트랜지션 시험 블록을 제작하였다. 이 트랜지션의 특성을 측정한 결과 $0.05{\sim}20GHz$주파수 범위에서 반사 계수가 -22 dB 이하이고, 전송 손실이 0.45 dB 이하인 만족할만한 결과를 얻었다.

JTAG기반 SoC의 개선된 온 칩 디버깅 유닛 설계

윤연상,류광현,김용대,한선경,유영갑,Yun Yeon sang,Ryoo Kwang hyun,Kim Yong dae,Han Seon kyoung,You Young gap 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.3a

An on-chip debugging unit is proposed aiming performance enhancement of JTAG-based SoC systems. The proposed unit comprises a JTAG module and a core breaker. The IEEE 1149.1 standard has been modified and applied to the new JTAG module. The proposed unit eliminates redundant clock cycles included in the TAP command execution stage. TAP execution commands are repeatedly issued to perform debugging of complicated SoC systems. Simulation on the proposed unit shows some 14% performance enhancement and 50% gate count reduction compared to the conventional ones. JTAG 기반 SoC의 디버깅 성능향상을 위한 온 칩 디버깅 유닛(On-chip debugging unit)을 제안하였다. 제안된 디버깅 유닛은 JTAG 모듈, 코어브레이커로 구성된다. JTAG 모듈은 기존의 IEEE 1149.1 표준을 변형하여 효율적으로 설계하였다. SoC 시스템의 집적도가 높아질수록 1회의 디버깅 사이클을 실행하기 위한 반복적인 TAP 명령의 인가가 예상된다. 제안된 디버깅 유닛이 TAP 명령 인가과정의 불필요한 클럭 소모를 최소화하였다. 성능분석 결과 기존의 방식과 비교하여 14% 정도의 디버깅 성능의 증가를 보였고 TAP 컨트롤러 회로의 게이트 수는 50% 정도 감소하였다.

교량구간의 결빙 예측 및 감지 시스템

신건훈(Geon-Hun Sin),송영준(Young-Jun Song),유영갑(Young-Gap You) 한국콘텐츠학회 2011 한국콘텐츠학회논문지 Vol.11 No.11

본 논문에서는 교량구간의 도로 결빙예측 및 감지를 위한 시스템 설계를 제안하였다. 센서 노드의 하드웨어는 마이크로프로세서, 온도 센서, 습도 센서, 그리고 Zigbee 무선 통신으로 구성되었다. 관제센터의 소프트웨어는 관제센터에 수집된 교량 온도, 습도 데이터로 관찰하기 위하여 구현되었다. 교량 노면의 결빙은 노면의 온도가 이슬점 온도 이하이면서 영하일 때 발생한다. 제안된 시스템을 이용하여 도로면의 온도 및 습도 분포를 측정하였다. 측정 데이터는 도로 결빙이 발생하는 시점을 예측하기 위하여 사용되었다. 실제 결빙되는 것보다 최소 30분 이전에 결빙시점을 예측하여 경고가 이루어진다. 이 결과로 결빙으로 인한 교통사고를 방지하기 위하여 사용 할 수 있다. This paper presents a bridge road surface frost prediction and monitoring system. The node sensing hardware comprises microprocessor, temperature sensors, humidity sensors and Zigbee wireless communication. A software interface is implemented the control center to monitor and acquire the temperature and humidity data of bridge road surface. A bridge road surface frost occurs when the bridge deck temperature drops below the dew point and the freezing point. Measurement data was used for prediction of road surface frost occurrences. The actual alert is performed at least 30 minutes in advance the road surface frost. The road surface frost occurrences data are sent to nearby drivers for traffic accidents prevention purposes.

UCD(Unary Coded Decimal) Adder 개념 설계

김교태 ( Kyo Tae Kim ),김규관 ( Kyu Kwan Kim ),김승열 ( Seung Youl Kim ),유영갑 ( Young Gap You ) 충북대학교 산업과학기술연구소 2013 산업과학기술연구 논문집 Vol.27 No.1

This paper introduces conceptual adder designs of unary numbers. The three adder designs presented are based on the unary coded decimal(UCD) number system; ripple carry adder, carry save adder and carry look-ahead adder. A series of computer simulation verified the normal circuit operation of these designs. Unary addition requires excessive memory capacity to store un-coded intermediate data. The unary coded decimal(UCD) number system addresses the reduction of this excessive circuit size.

웨이퍼 상의 IC 개수 계산

류제천(Che Cheon Ryu),박병훈(Byung Hoon Park),유영갑(Young Gap You) 충북대학교 산업과학기술연구소 2000 산업과학기술연구 논문집 Vol.14 No.1

N/A

ARIA 블록 암호의 소형화 구조

박진섭,김용대,유영갑 충북대학교 컴퓨터정보통신 연구소 2005 컴퓨터정보통신연구 Vol.13 No.2

본 논문에서는 128 비트 ARIA 암호 알고리듬을 소형화시킨 32 비트 하드웨어 구조를 제안하고 있다. 최근 휴대폰을 이용한 금융결제나, 노트북에서 무선 인터넷을 이용한 VPN 접속과 같이 휴대형 장치에서도 보안 서비스가 이루어지고 있다. 휴대형 장치는 제한된 크기와 전력에서 동작하기 때문에 보안서비스를 추가하기위해서는 저전력, 소형화 설계가 요구된다. 본 논문의 ARIA 하드웨어 구조는 이러한 제한된 환경에 적용 가능한 저전력, 소형 구조이다. 제안된 ARIA는 32 비트 구조이다. 소형화를 위해서 4개의 S-box와 32비트 확산 함수를 구현하였다. 또한 복호화할 때 라운드 키 생성에 필요한 확산 함수의 사용하지 않도록 데이터 패스를 수정하였다. 본 논문의 32비트 ARIA는 초기값 생성을 위해 53 클록 사이클이 필요하다. 암/복호화에는 236 클럭 사이클이 요구된다. 32비트 ARIA는 0.35 ㎛ CMOS 공정으로 13,960.5 EG로 구성되었다. This paper presents a 32bit hardware architecture for the ARIA cryptographic algorithm. Recently security service has extended on portable devices such as cellular phones and VPN with wireless Internet at laptops. The mobile units have a limited power with small size demanding a low-power and compact design. The hardware design in this paper is a low-power and compact version of ARIA for the limited mobile environment. The proposed ARIA is based on 32-bit architecture.